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Cómo mitigar problemas de integridad de señal en interfaces GDDR6

Los conflictos de variación de potencia y de señal en los módulos ‘Graphics Double Data Rate’ (GDDR6) son el pan de cada día de los ingenieros diseñadores, pero existen soluciones que pueden implementar para resolverlos.

ElectronicosOnline.com Magazine / Oswaldo Barajas

Las tarjetas gráficas, consolas de videojuegos y computadoras de alto rendimiento, son algunos de los aparatos electrónicos que comparten una característica como parte de su topología técnica, el uso de GDDR6, de las siglas en inglés Graphics Double Data Rate, una especie de memoria de acceso aleatorio de gráficos sincrónicos (SGRAM) con una interfaz de ancho de banda de alto desempeño que les otorga excelentes recursos de procesamiento de datos.

   

No obstante, los ingenieros que se encargan de diseñar estos sistemas deben estar preparados para asegurar una integridad de señal (PI) y el ruido generado por la conmutación inducida por jitter desde la fuente de voltaje (SSN, por sus siglas en inglés) que afectan la salida del voltaje y que finalmente puede originar severos estragos al sistema si no se atiende de forma puntual y adecuada.

En el 2016, Samsung anunció GDDR6 como sucesor de GDDR54​5​ y su producción comenzó a partir de enero de 2018, y desde entonces se comercializan en el mercado diversos chips de 16 Gbps y 1,35 V.6​, además de otros productos que complementan este segmento provenientes de otras marcas.

Su implementación continúa extendiéndose y cada vez más ingenieros deciden utilizarlos en sus diseños, dando paso durante la práctica a una serie situaciones que pueden impactar directamente en las interfaces de la memoria.

Principalmente, lo preocupante para una red de distribución o entrega de energía (PDN) es la conmutación de alta corriente y la inductancia desde el módulo regulador de tensión de la fuente (VRM) a través de la placa de circuito impreso (PCB) y el encapsulado hasta el chip. A lo largo del camino, hay capacitancia para ayudar a compensar parte de la inductancia, la cual necesita ser cuidadosamente diseñada y optimizada para ser totalmente efectiva. Cuando hay muchos transistores en el interruptor del troquel a la vez, se extrae una gran cantidad de corriente conocida como di/dt que se refiere al cambio de corriente con el tiempo.

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En sistemas que incorporan GDDR6, el problema de la Integridad de Señal e Integridad de Potencia son temas sumamente críticos para asegurar una fiabilidad y consistencia del sistema.
 

Cuando hay ciclos di/dt rápidos con sólo una cantidad finita de carga localizada, el voltaje tiende a caer por debajo del voltaje nominal debido a la inductancia en el trayecto. Si no hay suficiente carga o capacitancia para ayudar a que el suministro disminuya, las operaciones del transistor y del circuito se ven afectadas.

Este cambio en el voltaje y las correspondientes ondulaciones en el dominio de potencia conectado a los circuitos sensibles como los bucles de bloqueo de fase (PLL) y los controladores de reloj, se manifiestan como fluctuaciones en las salidas de los transmisores de datos y de reloj. Este tipo de jitter se conoce como PSIJ.

De esta forma, se concluye que es importante contar con un adecuado modelo de PDN (Red de Distribución de Energía) al momento de emplear módulos GDDR6, principalmente si se está involucrado en el diseño de RF, diseños de alta velocidad, proyectos de baja corriente o todas estas áreas combinadas.

Actualmente existen herramientas que ayudan a simular y analizar estos sistemas para asegurarse que funcionen en un entorno de diseño unificado. Por ejemplo, el analizador de PDN de Altium Designer puede ayudar a diagnosticar y corregir problemas de integridad de señal y ejecutar otras labores que simplifican esta delicada actividad durante el ciclo de diseño y desarrollo del proyecto.

En este sentido, los ingenieros dedicados a encargarse de la Integridad de Potencia pueden recurrir al análisis de un modelo de PDN en el dominio de la frecuencia viendo el diagrama de impedancia para determinar qué áreas del sistema han sobrepasado los objetivos y luego abordar el rango de alta impedancia con los capacitores de desacoplamiento apropiados y reducir de esta forma la inductancia.

Una vez que el modelo PDN está optimizado en el dominio de frecuencia, se ejecuta una simulación de transitorios utilizando los circuitos sensibles en el chip junto con la ruta de datos y el reloj (como el PLL y de reloj) para determinar el PSIJ y la parte no rastreada de la fluctuación entre el reloj y los datos.

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