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Viaje al interior de SoC para reducir costos de validación

Un método expuesto por la compañía Tabula Inc., propone observar a nivel de bloques IP lo que ocurre en ellos durante la fase de validación y pruebas, ayudando así a reducir costos y tiempo en el diseño de los Sistemas en Chip (SoC).

(ElectronicosOnline.com Magazine / Oswaldo Barajas).-

El diseño de un Sistema en Chip (SoC) con propiedad intelectual (IP) requiere de una inversión millonaria y no cualquier empresa tiene acceso a tales posibilidades si no cuenta con un buen soporte para financiar el proyecto, pues tan solo un SoC en formato de 22 nanómetros está actualmente valuado en unos 90 millones de dólares desde su diseño, validación y fabricación a prototipo.

 Viaje al interior de SoC para reducir costos de validación

Estas cifras se extraen de un estudio publicado por la empresa SEMICO Research en 2013 en el que se analizan los costos asociados al diseño de SoC y en el que se devela que entre más complejo sea el chip, su cantidad de bloques internos y el procesos elegible en el que será manufacturado a nivel nanométrico, será el costo de inversión.

Por increíble que parezca, si tomamos en cuenta el costo de un SoC de 22 nanómetros –chips más modernos construidos a la fecha- el 60% de su costo de diseño lo representan las labores de validación, ya que es el período que más tiempo, esfuerzos y recursos económicos consume.

Este monto millonario dedicado a los trabajos de validación es indispensable y es donde toda compañía suele manifestar pesadumbre.

“Con procesos geométricos más pequeños, los costos de diseño de chips se han disparado, excediendo los 90 millones de dólares para prototipos de 22 nm. La verificación y validación se han convertido en la porción dominante de tales costos -más del 60%- y el contribuidor dominante del tiempo de desarrollo”, explicó Handel Jones, presidente de la compañía IBS, un socio de Tabula Inc.

Tabula ABAX
En los SoC ABAX Series de Tabula se realizaron las pruebas de observabilidad con resultados prometedores para reducir costos en la fase de validación, aseguró la compañía

Pero de no convenir con la etapa de validación, el SoC simplemente no podría ser enviado a producción masiva ya que los dispositivos fabricados saldrían con defectos que costaría no solo la pérdida inicial del diseño del chip, incluso la reputación del propio fabricante.

Pero ahora la compañía Tabula Inc., ha presentado una propuesta radical para batir los costos de validación en el diseño de SoC basado en una técnica de “observabilidad” para averiguar lo que ocurre en los bloques internos IP del chip y cómo interactúan unos con otros, con lo cual el grupo de ingeniería a cargo del proyecto puede ganar tiempo e identificar más prontamente las vulnerabilidades o los defectos del sistema.

Esta propuesta lleva por nombre DesignInsight que presuntamente permite observar al interior de los dispositivos lógicos programables en tiempo real y abarcar desde simulación RTL hasta otros sistemas 3D comerciales como al ABAX P-Series.

Validación SoC
En el diseño de chips, la fase de validación o verificación es el más caro del proyecto de desarrollo

La compañía asegura que esta tecnología también tiene un efecto positivo en términos económicos ya que reduce los ciclos de lanzamiento de producto, algo que desde ahora los equipos de estrategia de mercado en las compañías intentan asegurar para los siguientes años y sus retos que los acompaña.

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En su propuesta la empresa incorpora un compilador de vistas pre-compiladas de sistemas pertenecientes a otras soluciones, mismas que pueden utilizarse por el usuario para personalizar y elevar el desempeño de sus módulos.

De acuerdo a Tabula, entre más complejo sea el SoC, mayores serán los costos asociados a los procesos de verificación, validación y depuración de los circuitos, convirtiendo esto en todo un reto en la industria electrónica actual.

En el caso de la Serie ABAX2 con la que DesignInsight trabaja a cabalidad, los ingenieros de diseño logran visualizaciones de la operatividad interna del SoC a velocidades de hasta 2 GHz y sin la necesidad de recompilar o pre-declarar las señales deseadas. En este sentido la compañía aclara que no hay necesidad de interrumpir la operación del sistema a fin de cambiar las vistas o las señales que desean ser monitoreadas, desde un conjunto de señales a otras, lo que se traduce en ahorro de tiempo.

Desarrollo de chips
Para crear los SoC de 22 nanómetros en la actualidad se requiere de un presupuesto aproximado de 90 millones de dólares

Tabula define la “observabilidad” como un proceso de varias facetas y comportamientos diferentes, y se puede comparar con la verificación, pero con la observabilidad es posible mirar específicamente el desempeño del sistema sobre distintos segmentos:

Arquitectura.- La arquitectura programable en 3D, con un elemento de estado basado en interconexiones y finamente reconfigurable.

Silicio.- En el caso de los dispositivos a 22 nm con configuraciones integrales que responden a velocidades de hasta 2 GHz, con búfer configurable, unidad de reconstrucción de señal y unidad de disparo programable.

Software.- Con la habilidad de reconstruir automáticamente señales optimizadas en síntesis.

Costos de diseño de otros SoC

La compañía SEMICO Research sostiene que la diferencia en los costos para diseñar un SoC de 20 nm en comparación con uno de 28 nm es del 48% más caro, y se espera que en los próximos dos años se dispare un 31% a 35% más debido a la introducción masiva de los nodos construidos con formato de 14 nanómetros, siendo al mismo tiempo las labores titánicas de validación y pruebas las que consumirán el mayor presupuesto. Pero no solo estos SoC están en la tabla de sistemas consignados a incrementar sus precios de diseño, también las siguientes modalidades:

  • Diseños SoC basados en Silicio de 40 nm que migren a 28 nm, con un aumento del 78%.
  • Diseños de software para SoC de 28 nm tenderán a incrementar 102% y un 79% adicional para los nodos de 10 nm.
  • SoC con tecnologías Multicore y ‘Adanced Performance’ subirán 12.7% para sus prototipos que quieran migrar de 45nm a 14 nm, siempre y cuando se encuentren las geometrías lincenciadas disponibles para realizar la transición.
  • - SoC derivados que funcionen como módulos complementarios para robustecer sistemas integrados.
  • - Incremento del 77.2% en los costos de integración para bloques IP discretos que sean utilizados para el diseño de SoC contemporáneos incluyendo su respectivo software.

Debido a estas previsiones, diversos fabricantes de instrumentos especializados para el diseño de circuitos electrónicos mejor conocidos como “fabricantes EDA”, se han reunido para discutir los retos de la actual y futura industria así como sus demandas y necesidades a fin de homologar sus propuestas adhiriendo funciones con un rasgo de exclusividad para continuar con su oferta, pero que permitan a los ingenieros diseñadores reducir costos de construcción, dando paso a posibilidades de integración de nodos de dimensiones nanométricas mayores a inferiores.

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