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Grandes retos de validación se avecinan con la llegada de 5 nm

La miniaturización avanza y las arquitecturas microelectrónicas continúan realineándose a esta línea industrial marcada por la Ley de Moore. Pero, ¿pueden ser aplicadas las mismas técnicas de medición y pruebas para estos entornos?

ElectronicosOnline.com Magazine / Oswaldo Barajas

Las grandes corporaciones de circuitos semiconductores continúan esforzándose por ser los adalides de la Ley de Moore, y transcribir sobre sus arquitecturas electrónicas las normas de la miniaturización que por décadas siguen el roadmap descrito por el gran investigador y cofundador de Intel, Dr. Gordon Moore.

 

A la fecha, compañías como el propio Intel Corporation y AMD, su principal competidor en el segmento de CPUs, han avanzado sorprendentemente en esta ruta industrial, incluso AMD recientemente reveló su próxima generación que saldrá al mercado en 2019 y la cual está construida con tecnología de 7 nanómetros, y en este listado también aparecen firmas como Qualcomm o ARM, que también han dado a conocer chips principalmente para el segmento de dispositivos móviles.

Pero, dentro de esta vorágine electrónica, existe un área de ingeniería que es sumamente crítica en el éxito y modelación de estas y las futuras arquitecturas más pequeñas: las tareas validación y pruebas que sin duda se han vuelto un gran dolor para todas estas compañías que actualmente están trabajando en entornos menores a los 10 nanómetros. De aquí emerge el siguiente cuestionamiento: ¿Existe alguna diferencia en las maniobras de pruebas entre más pequeñas sean las arquitecturas como la venidera 5 nanómetros?

La industria electrónica ha buscado por diferentes medios continuar con la Ley de Moore.

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Una de las razones por la que a esta pregunta la ensombrecen diferentes dudas al respecto, son las series de problemas que se han registrado cada vez que los fabricantes de circuitos integrados intentan pasar de un tamaño de arquitectura a otro, y en consecuencia aparecen ciertos defectos no contemplados sobre los primeros prototipos plasmados sobre las obleas durante las fases de pruebas.

Una de las tecnologías más ampliamente implementadas para la fabricación de las arquitecturas electrónicas, es FinFET, (Fin Field Effect Transistor) un tipo de Transistor no plano como los transistores comunes, el cual también es llamado Transistor 3D. Esta tecnología, por sus características naturales, reúne la mayor parte de sus defectos en sus aletas, ya que estas no están hechas de silicio como los transistores convencionales, sino de un material llamado indio-galio-arsénico.

La tecnología FinFET se ha convertido en una opción a su necesidad de continuar miniaturizando las arquitecturas electrónicas.

   

Las ventajas detectadas de finFETs han hecho conciliar el gran problema de los ingenieros: eludir un problema que amenaza a la industria electrónica para mantener el ritmo de la Ley de Moore. En cuanto a esto, es importante preguntarse si la industria ya prevé algunas metodologías, técnicas o herramientas para hacer frente a los grandes retos que acompañará la fase de pruebas y validaciones de las siguientes arquitecturas desarrolladas sobre los 5 nanómetros.

De acuerdo Robert Ruiz, vicepresidente de Marketing y Pruebas de Synopsys, se avecina una oleada de desafíos principalmente para las áreas de validación y pruebas, ya que la detección de defectos en las estructuras FinFET mayormente miniaturizadas tenderán a esconder problemas que no podrán ser vistos aplicando las técnicas y herramientas convencionales, implementadas para arquitecturas superiores a los 14 nanómetros o para otras tecnologías como CMOS.

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