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Cómo verificar el Jitter en sistemas digitales de alta velocidad

Medir las fluctuaciones de retardo en los sistemas digitales modernos se vuelve más cada vez complejo debido al incremento en la tasa de datos y una mayor restricción en componentes de fase como búfers y atenuadores de reloj.

ElectronicosOnline.com Magazine / Oswaldo Barajas

Los actuales sistemas digitales trabajan a altas velocidades, y por lo tanto, los límites para la fluctuación de fase de los sistemas se vuelven más estrictos, ya que estas alteraciones en el retardo de las señales de reloj pueden generar ruido no deseado.

Una ligera desviación en la exactitud de la señal de reloj basta para ocasionar un retraso en la variabilidad temporal, mejor conocido como Jitter, y de no corregirse a tiempo este problema puede alcanzar la escala de producción y dar fuertes dolores de cabeza al equipo de validación y pruebas.

Una de las soluciones para aplicar en todo el árbol del reloj y sus respectivos componentes relacionados dentro del circuito, incluyendo relojes de referencia, búfers de reloj y atenuadores de fluctuación, es la utilización de analizadores de ruido de fase, debido a la alta sensibilidad que tienen estos módulos para detectar el Jitter.

 

Árbol de reloj.

 

Pero, realizar las mediciones del Jitter en sistemas digitales de alta velocidad no es nada sencillo, según expone el fabricante de herramientas de pruebas Rhode & Schwarz, en documento descriptivo en su sitio Web, donde indica que esta labor se ha vuelto todo un reto para los ingenieros de validación.

La razón de su complejidad, según destaca esta compañía, se debe principalmente a los módulos que integran diversas plataformas embebidas, tal es el caso de la plataforma PCIe Gen4, la cual introduce tasas de datos superiores a los 16 GT/s y su correspondiente límite de Jitter de 500 fs (RMS) como referencia de reloj.

 

 

PCIe con SSC.

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Otra situación que incrementa la complejidad de este problema, es aplicar el uso de relojes de amplio espectro (SCC, por sus siglas en inglés) sobre las referencias de reloj con bajas frecuencias para minimizar los efectos de la Interferencia Electromagnética (EMI) en tecnologías como PCIe, USB y HDMI, pero esto también imprime estrés sobre el reloj y en consecuencia se necesita verificar este módulo con SCC pero en modo encendido.

Medir el clock jitter consiste en analizar el ruido de fase, ponderar el ruido de fase basándose en la respectiva función de transferencia del sistema, y finalmente integrar esta ponderación en el rango de integración definido de Jitter.

Medición de la fase de ruido

El documento de Rhode & Schwarz señala que para los relojes con tasas altas de rotación o giro, el clock jitter es determinado por el ruido de fase del propio reloj. Considerando que el ruido en AM se suprime en gran medida por la alta velocidad de giro del reloj, por lo general no contribuye a la vibración general del módulo. Para obtener mediciones precisas de fluctuación del reloj, es importante una alta supresión de AM durante el ciclo de medición del ruido de fase.

Ponderación del ruido de fase

Las mediciones de jitter en tecnologías de alta velocidad como PCIe tradicionalmente requieren la inclusión de efectos del sistema por funciones de transferencia TX PLL, RX PLL y CDR. Como resultado, se obtiene una función de transferencia general que se aplica a la medición de la fase de ruido como un elemento de rastreo o filtro de ponderación antes de integrar el jitter en el rango de integración del ruido definido.

PCIe con SSC en post-procesamiento de rastreo de ruido de fase.

Integración de la ponderación del ruido de fase

La ponderación del ruido de fase se integra tradicionalmente por encima de la frecuencia de Nyquist del reloj (la mitad de la tasa del reloj) y en algunos casos incluso más. En este sentido, el ruido de fase también requiere ser medido a niveles mayores de compensación.

Una de las herramientas que ha diseñado Rhode & Schwarz para ayudar a los ingenieros diseñadores y principalmente a quienes pertenecen al área de validación y pruebas, es el nuevo analizador de ruido de fase R&S FSWP, el cual según la ficha técnica provista por la compañía, ofrece funcionalidades como la posibilidad de probar desde relojes con bajo jitter en sus diferentes modos tanto apagado como encendido y SCC.

También suministra supresión AM durante la fase de medición de ruido y otras características que ayudan a precisar la evaluación de jitter en diseños modernos de alta velocidad.

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