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Cómo resolver problemas de SERDES con Hyperlynx DRC

Esta herramienta de Mentor Graphics ha sido creada para identificar problemas en sistemas Serializadores/DeSerializadores integrados a CPUs, SoC y FPGAs.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Diversos sistemas de comunicación modernos utilizan diseños Serdes (Serializador/DeSerializador), bloques básicos existentes en microprocesdores, SoC, y FPGAs, que se encargan de convertir datos en serie a paralelos así como paralelos a serie, y mayormente utilizados para dotar a dichos circuitos de capacidades de transmisión a niveles de Gbps sobre una sola línea, reduciendo el número de interconexiones y módulos I/O.

Sin embargo, la implementación de estos sistemas conlleva a tener sumo cuidado si se pretende utilizar desde el diseño de la tarjeta de circuito impreso (PCB), ya que de no aplicar debidamente la técnica el diseño tiende a fallar, siendo complejas las etapas de detección de errores.

La fase de deserialización consiste en convertir primeramente los datos seriales a paralelos y una vez que se recibieron los datos, sincronizarlos a través de un reloj de sistema. Para ello, el módulo se conforma de varios sub-módulos, CDR (Clock and Data Recovery) que trabaja como un reloj de muestreo para generar a partir de un reloj de referencia las transiciones de los datos recibidos. Esta fase concluye con los módulos PISO (Parallel Input Serial Output) y un decodificador para transformar los símbolos de 10 bits a datos de 8 bits. Aunque este proceso ayuda a prevenir errores gracias a que recibe los paquetes de datos a partir de sobremuestreos, no logra ser suficiente y con todo, las fallas pueden estar presentes en el sistema.

En el caso de la serialización, participan los módulos PISO y un codificador, y los sistemas Serdes pueden estar en formatos digitales y analógicos, según lo que el ingeniero desarrollador crea más prudente aplicar para su proyecto.

En un documento técnico difundido por Mentor Graphics, fabricante de herramientas para diseño electrónico, explica que en los diseños Serdes se deben contemplar las siguientes condiciones: control de impedancia, emparejamiento de la impedancia de los pares diferenciales, asegurarse que los huecos entre las pistas sean mínimos o igual a cero, las pérdidas de ingreso y retorno deben también estar a niveles mínimos o cero. En cuanto a las pistas del PCB, deben ser lo más simétricas posibles, ya que las asimétricas y con longitudes desiguales contribuyen a la aparición del ruido, tal como se muestra en la siguiente imagen.

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La desproporción en la longitud de las pistas y su simetría son de capital importancia para evitar conflictos de ruido.
 

Del mismo modo, para minimizar el ‘crosstalk’, el diseño debe alinearse a ciertos requerimientos técnicos de espaciado entre pares, y para ello se sugiere seguir un plan de ruteo y aplicar técnicas de ‘stripline’.

Al momento de soldar el ingeniero también tiene que asegurarse de que no queden residuos de la misma soldadura o ‘cabitos’ que puedan atenuar la señal.

Evitar residuos de soldadura que puedan atenuar la señal.
 
Se debe evitar el cruce de pistas.
 

El documento de Mentor enfatiza la necesidad de utilizar los planos de tierra solo como una referencia, y mantener siempre retiradas las señales sensibles de las fuentes de ruido y los módulos de reloj, así como no rutear las pistas diferenciales cerca de los bordes de la tarjeta para evitar problemas de EMI.

Cabe mencionar que las curvaturas de 90 grados también se consideran un grave peligro para la integridad de los sistemas Serdes, y en cuanto a las pistas para señales digitales, estas deben estar alejadas unas de otras si se colocan en la misma capa. Tampoco hay que sobreexplotar el número de vías, y en caso de utilizar varias, abstenerse de usar más de dos por cada red.

Las anteriores sugerencias son solo algunas de las que el ingeniero diseñador de PCBs debe tomar en cuenta al comenzar un diseño que involucra el uso de sistemas Serdes, y para llevar un buen control de todos los parámetros como buena práctica, requiere de un complejo sistema de gestión, sin embargo, algunas de las herramientas del mercado ayudan a administrarlas sin tantos problemas.

Una de estas herramientas es el HyperLynx DRC desarrollado por Mentor Graphics, el cual es definido por la propia compañía como un revisador de reglas para diseños Serdes, analizando minuciosamente la estructura y comportamiento de cada una de las capas del ‘layout, para revisar el desempeño eléctrico, e inspeccionar los procesos de forma automatizada para brindar a los diseñadores información sobre posibles errores en el diseño.

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