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Cómo enlazar FPGAs con DACs aplicando interfaces seriales y paralelas

La implementación de convertidores de datos para recrear un sistema lo más parecido a los Radios Definidos por Software (SDR) disparan la complejidad al intentar enlazar FPGAs con los convertidores de datos.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Los chips con arreglo de compuertas programables en campo continúan siendo ampliamente utilizados para desarrollar diferentes proyectos electrónicos, pero la implementación de convertidores de datos y un esquema de diseño basado en Radios Definidos por Software (SDR) se vuelve toda una pesadilla al pretender una interfaz de alta velocidad con FPGAs.

   

Para proponer una solución práctica ante este inconveniente, ingenieros de la compañía Teledyne e2v división Semiconductores, publicaron un artículo técnico en el Signal Integrity Journal, donde describen a su criterio las principales diferencias entre las interfaces seriales y paralelas, así como los factores claves que deben considerarse antes de elegir alguna de estas interfaces.

(a): Esquema de una interface de paralelo; (b): esquema de una interface serial.

   

Refieren que, aunque la interface serial ha sido una de las soluciones más recurridas en los últimos años, existen diseños cuyas especificaciones requieren forzosamente el uso de una interface paralela, pero siempre teniendo el principal objetivo que es alcanzar una transmisión de datos de alta velocidad.

Interface entre un FPGA y un Convertidor Digital a Analógico.

   

Interface entre un FPGA y un Convertidor Analógico a Digital.

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De acuerdo al documento, una de las tendencias actuales en el desarrollo de aplicaciones electrónicas que integran convertidores de datos, es emparentarlas lo más posible con los sistemas SDR (Radios Definidos por Software), ya que estas arquitecturas ofrecen diversos beneficios en términos de flexibilidad, tamaño, peso, eficiencia energética y costo, por mencionar algunos, y finalmente todo esto se traduce en un ancho de banda superior donde la velocidad de muestreo del convertidor de datos es el elemento crítico a través del teorema Shannon-Nyquist.

Al intentar aproximar un sistema FPGA a un modelo SDR se incrementa la complejidad, y más aún cuando se hace uso de convertidores de datos, pues hay una gran diferencia en la velocidad de procesamiento de los FPGAs en relación a lo que alcanzan los convertidores de datos de alta velocidad, ya que estos generan una gran cantidad de contenido, mientras que los chips enfrentan limitaciones en este sentido.

Arquitectura FPGA RX.

   

Es aquí donde se produce el principal problema al momento de implementar interfaces paralelas, ya que el objetivo específico es alcanzar procesamiento masivo de datos con esta interface, y ciertas dificultades suelen aparecer como cuellos de botella durante el envío y recepción, pues se fuerza al sistema para que se realice esta carga de forma rápida.

En su propuesta, los colaboradores de e2v utilizan dos ejemplos para comparar resultados al buscar una interface de alta velocidad entre un FPGA y un convertidor de datos, aplicando la interface paralela LVDS de alta velocidad, y una interface serial.

Como parte de su análisis, también analizan diversos aspectos, desde la integridad de señal, nivel de sistema, y hasta los costos y simplicidad de desarrollo. En el caso del FPGA, también utilizan un chip Arria V de Altera, y un Virtex 7 de Xilinx.

Para leer el artículo completo puede dirigirse al siguiente enlace de Internet.

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