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Científico mexicano crea método para acelerar la validación de chips

Francisco Rangel, pasante de doctorado en la universidad ITESO de Guadalajara, obtuvo el primer lugar en concurso internacional de la IEEE tras demostrar una nueva técnica que optimiza la validación de arquitecturas de microprocesadores.

ElectronicosOnline.com Magazine / Oswaldo Barajas

El trabajo de Francisco Rangel, doctorante en Ciencias de la Ingeniería de la universidad ITESO de Guadalajara, recibió el galardón a la mejor tesis tecnológica el pasado mes de marzo durante la celebración del Latin American Test Symposium (LATS 2018), congreso que organizó la IEEE en Sao Paulo, Brasil.

   

Originario de Poza Rica, Veracruz, Francisco Rangel ha puesto en alto el nombre de México y de su institución académica al ser reconocido por su trabajo doctoral en la que propone un modelo matemático para optimizar los circuitos ecualizadores de las arquitecturas de microprocesamiento en la etapa de validación, una fase compleja, costosa y riesgosa en el diseño de dispositivos semiconductores.

En entrevista para ElectronicosOnline.com Magazine, Francisco explicó que su propuesta consiste en elevar el rendimiento de los circuitos que están en el microprocesador para que las interfaces funcionen a su máxima capacidad y se realice la actividad en el menor tiempo posible y con menor inversión de recursos.

El especialista puntualizó que la validación de chips implica una búsqueda exhaustiva para probar todas las combinaciones posibles de los circuitos internos del chip, sin embargo, como las arquitecturas son cada vez más densas en términos de millones de transistores en áreas nanométricamente más pequeñas, resulta complicado realizar la búsqueda en todas y cada una de sus unidades lógicas dentro del tiempo establecido para el equipo de ingeniería.

Francisco Rangel (en medio) fue galardonado por su tesis doctoral en relación a la optimización de validaciones de microprocesadores.
 

“Dentro de todo el sistema de cómputo tenemos las llamadas interfaces, que sirven para conectar todo el hardware de la computadora con el microprocesador, incluyendo interfaces conocidas como SATA, PCI Express, y Ethernet, las cuales deben cumplir con ciertas especificaciones industriales, y para cumplir estos requerimientos tenemos unos circuitos ecualizadores dentro del microprocesador que se interconectan con el transmisor y receptor de cada una de las interfaces, entonces mi trabajo doctoral es sobre el modelado matemático; es sobre estos circuitos ecualizadores y la aplicación de nuevas técnicas de optimización de tal forma que logremos realizarlo de una forma rápida y más efectiva”, explicó Francisco Rangel.

Su trabajo representa un valioso aporte para la industria de los semiconductores, debido a que independientemente de la tecnología que se utilice como arquitectura base, su modelo matemático puede ser aplicado a cualquier microprocesador, ya que cualquier arquitectura incorpora una topología de ecualizador-transmisor, receptor-ecualizador, y estos dos ecualizadores tienen como objetivo compensar las pérdidas que sufren las señales en la transmisión de los diferentes canales o interconexiones dentro de la tarjeta madre.

Cabe señalar que esta ecualización es un trabajo arduo y lleva tiempo analizarlo en laboratorio, a su vez, es una tarea sumamente estresante y de gran responsabilidad para el equipo de ingenieros de validación, quienes deben cumplir con fechas establecidas por la compañía, pues de no hacerlo se retrasa el lanzamiento del producto y se extiende el presupuesto asignado para estas tareas, lo que toda empresa quiere evitar ya que son pérdidas a su bolsillo.

Nuevo método para probar con sistemas USB y optimización JTOL.

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“Hoy en día, debido a la gran carrera que existe por cumplir la expectativa de los clientes, se espera que lancemos al mercado nuevos microprocesadores lo más pronto posible, y los clientes están esperando esas nuevas tecnologías, trayendo en consecuencia que todos seamos presionados a ser más veloces en nuestro trabajo”, argumentó Rangel.

Añadió que una de las etapas de diseño de los chips que resulta fundamental es la validación post-Silicio, donde se verifica que el procesador cumpla realmente con los requisitos del semiconductor, y también es el período donde se busca mejorar el desempeño del sistema, creando productos ágiles, más veloces que sus antecesores, y que sean más innovadores.

Al estar en contacto con todos estos procesos, Francisco Rangel fue capaz de identificar el área de oportunidad para mejorar esta fase de validación, y se dispuso a generar algoritmos matemáticos utilizando técnicas de modelado y de Machine Learning, utilizando herramientas como el entorno de programación Python, para construir la estructura de la solución; y MATLAB, software con el que abordó la parte matemática del proyecto.

Servidor HSIO con configuración de hardware post-Silicio para meta-modelado de Rx.<>(Imágenes: Francisco Rangel).
 

Haciendo uso de Diagramas de Ojo, pudo documentar el antes y después de aplicar su técnica sobre los enlaces de interconexión en los chips, y observó mejoras sustanciales de aproximadamente el 30% en eficiencia y velocidad del sistema, además estimó que los beneficios en términos de tiempo podrían incluso alcanzar el mismo porcentaje tomando en cuenta que se ahorrarían jornadas operativas frente a los equipos de instrumentación.

“A nivel industrial, este modelo implica una mejoría a los ciclos de tiempo, una reducción a los costos, y mejoras en el desempeño de los microprocesadores, en este caso aquellos que se emplean en servidores como los de las firmas Amazon o Google.. Además, este trabajo permite no solamente reducir el tiempo en validación, también mejorar el desempeño de estos procesadores”, explicó Francisco, y dijo: “Mi trabajo ayuda a acelerar el proceso de validación, lo hemos estado promoviendo ya en diversos foros de Intel para que la conozcan y la adopten. Esta es una de las ideas innovadoras que tenemos pero que aún no se implementan formalmente”.

El galardón que recibió Francisco Rangel por parte del Instituto de Ingeniería Eléctrica y Electrónica (IEEE) también lo obtuvieron genios como él en Estados Unidos, Europa y Asia, con quienes competirá el próximo mes de noviembre en la ciudad de Phoenix, Arizona, para buscar quedarse con el premio “E.J. McCluskey” a la Mejor Tesis Doctoral.

Actualmente, Francisco Rangel labora como gerente de Ingeniería para el Centro de Diseño de Guadalajara de Intel Corporation, y es responsable del Grupo de Ingeniería para Validación Electrónica de SoC. Su acercamiento con este segmento de pruebas para arquitecturas de microprocesamiento, le ha permitido identificar diferentes áreas de oportunidad, incluyendo su actual solución de tesis que ha despertado el interés del propio Intel y de la comunidad de ingenieros diseñadores.

El investigador hizo un llamado a la comunidad de ingenieros, investigadores y emprendedores mexicanos para que no claudiquen en sus esfuerzos por demostrar que en México y Latinoamérica existe talento de alto nivel.

   

“Me siento satisfecho de lo que se ha logrado con este trabajo arduo. Tenemos 6 publicaciones en congresos internacionales de IEEE, 3 publicaciones de revistas de prestigio de la IEEE, 6 publicaciones de congresos internos de Intel, y esto no lo he hecho yo solo, deseo reconocer la colaboración de mis compañeros de Intel, a mi escuela ITESO, y a mis asesores, especialmente al Dr. José Ernesto Rayas Sánchez, Coordinador del Doctorado en Ciencias de la Ingeniería del ITESO”, refirió Rangel.

Finalmente, hizo un llamado para quienes actualmente están estudiando su carrera universitaria, o algún posgrado como maestría o doctorado en áreas de ingeniería, para que continúen con sus esfuerzos y demostrando que no solo en el extranjero existen instituciones de renombre que pueden innovar, sino que en México también hay universidades, centros de investigación y principalmente personas con gran talento y capacidad para crear soluciones potenciales para la industria tecnológica.

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