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Tag Archive | "PCB"

Diseño de lanzamiento conector para pruebas coaxial

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En base con la compañía Molex, muchos ingenieros requieren asistencia adicional para implementar pruebas de conectores coaxiales, y aunque son muchas las trabas que enfrentan existe un método simple para realizarlo.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Al diseñar sistemas de pruebas de conectores coaxiales para dispositivos I/O, aún prevalece la necesidad de identificar qué es lo que desean obtener los diseñadores en turno antes de iniciar con el proyecto, tal es el caso de maximizar el incremento de banda ancha para la obtención de una imagen más clara del sistema que se analiza.

Diseño de lanzamiento conector para pruebas coaxial

Las técnicas más comunes para ejecutar fases de pruebas en conectores coaxiales son: ‘Through-hole’, ‘back-drilled’ y ‘blind’, durante el diseño de las placas electrónicas, tal como puede observarse en la siguiente ilustración:

Pruebas coaxiales
Entre los métodos de prueba para lanzamiento conector más utilizados es el ‘back-drilled’

Pero entre las opciones unánimemente más recomendadas es ‘back-drilled’, sobre todo para los técnicos que no tienen acceso a herramientas de modelado para esta actividad, aunque se sugiere tomar muy en serio una regla básica. En un documento técnico generado por el fabricante de componentes electrónicos Molex, se describe un protocolo inicial para atender a sus clientes con necesidad de soporte técnico relacionado al diseño de placas de pruebas con conexión coaxial de lanzamiento.

La empresa explica que antes de que un usuario decida comenzar con su proyecto debe hacerse al menos las siguientes preguntas: ¿Qué es el material PCB? ¿Qué es un PCB apilado? ¿Cuál es la estructura de una línea de transmisión? ¿Sobre qué capa o capas estarán ruteadas las señales? Para las señales en las capas internas, ¿se utilizará el ‘back-drilled’ o ‘blind’? Si las señales serán vía ‘back-drilled’, ¿Cuál será la longitud más grande posible del directorio? ¿Cuál es el rendimiento deseado (tradicionalmente regresado en pérdida o VSWR) para el conector de prueba? En términos de rendimiento del sistema para un lanzamiento conector que tenga una pérdida de regreso de 20dB o mayor en una frecuencia máxima se puede considerar como buena.

El documento refiere al intentar simplificar el modelo para que podamos compatibilizar específicamente con la vía de apilamiento, asumimos que las pistas y la carga son perfectas y que la línea coaxial también es idónea como línea de transmisión, y en pocas palabras, que todos los elementos no registran pérdidas y que tienen las mismas características de impedancia tal como se muestra en la siguiente imagen:

Secuencia coaxial
Secuencia en pruebas de lanzamiento conector

Pero Molex aclara que esta clase de percepciones suelen terminar en grandes errores, por ejemplo, si alguna pista de la placa no tuviera plano de referencia al salir de la vía y se ignorara cualquier desvío de capacitancia de los pads derivaría en fallas técnicas del sistema. “Sin embargo, las suposiciones permiten una clara visión en el impacto de la vía o del circuito abierto apilado. Podemos observar la impedancia de entrada en combinación en paralelo y la carga”, refiere el documento.

Como se observa en la ilustración, la figura 1 muestra un diagrama sencillo de una línea de transmisión de un lanzamiento conector, y en la figura 2 el circuito abierto donde la impedancia de entrada es de 1 en valor de potencia. El valor 1 es la extensión del ‘stub’, la cual se simplifica.

Ecuaciones coaxial
Orden de ecuaciones para asignación de valores en un sistema de lanzamiento conector

Cuando se realiza el diseño de la placa y se efectúan las ecuaciones correspondientes para la asignación de los valores en un sistema de lanzamiento conector, se pueden tomar en cuenta las siguientes anotaciones matemáticas:

(1) la cotangente de argumento es de gran ayuda para sustituir;

(2) Esto nos ofrece la entrada de impedancia deseada para el ‘stub’ del circuito abierto;

(3) Esta entrada de impedancia está en paralelo con una carga ideal. La entrada de impedancia de la combinación en paralelo;

(4) expresión simplificada de la combinación en paralelo;

(4a) cuando el denominador es racionalizado se multiplica con esta expresión, posteriormente se simplifica y se finaliza con una entrada de impedancia que es la expresión 5. Esta serie de operaciones puede ser implementada de forma sencilla desde una hoja de cálculo.

Para soportar su proposición, Molex utiliza sus conectores de compresión SMA SMA (73251-3480), 2.92mm (73252-0090) y 2.40mm (73387-0020, con varias rutas, materiales PCB y longitudes de ‘stub’ en estándar ANSYS HFSS. Al aplicar una semántica de componentes como los expuestos en este documento técnico, la compañía subraya que existe una “regla de oro” para los usuarios como se muestra en la siguiente columna:

Parámetros lanzamiento conector
Parámetros para longitudes de ‘stub’ en estándar ANSYS HFSS

Molex expone que basándose en los datos compilados, una estimación del ancho de banda máximo de un lanzamiento conector debido al ‘stub’ del circuito abierto, es la frecuencia en que la magnitud de la impedancia (columna Mag Z) atraviesa los 48 ohms para un sistema de 50 ohms. (72 ohms para un sistema de 75 ohm).

En la siguiente tabla, la columna de 48 ohms otorga la frecuencia en GHz y en la columna Mag Z es aproximadamente de 48 ohms. En la misma tabla se muestra el componente RL de 20 dB que da una frecuencia en GHz y en la cual el modelo HFSS regresa con pérdida de 20dB. En el ejemplo de Molex cada modelo de conector y PCB consiste en pistas de 5mm.

“El ‘stub’ del circuito abierto con vía ‘back-drilled’ no debe ser ignorado cuando el ancho de banda del sistema es maximizado. La ‘regla de oro’ expuesta anteriormente parece ser una estimación razonable del límite de ancho de banda impuesta por un ‘stub’ de circuito abierto. Nuevamente, esta estimación es sugerida para aquellos que no utilizan o tienen acceso a herramientas de modelado eléctricas”, puntualiza Molex.

Samsung inicia producción de primeras GDDR5 DRAM de 8 Gb

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Después de haber validado los prototipos en laboratorio, Samsung dispuso producir masivamente sus nuevas memorias GDDR5 DRAM con tecnología de 20 nm.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

A la puerta está la llegada de las primeras memorias GDDR5 DRAM de 8 Gb manufacturadas en procesos de 20 nanómetros, que a decir su fabricante, Samsung Electronics, brindarán mejor respuesta a sistemas de cómputo con necesidades de mayor potencia de gráficos.

Samsung inicia producción de primeras GDDR5 DRAM de 8 Gb

En su reporte Samsung anuncia la producción masiva de estos dispositivos discretos cuyo núcleo comercial está dirigido a consolas de videojuegos, computadoras portátiles y otros aparatos con procesamiento de gráficos, a los que les dotará presumiblemente de mayor ancho de banda, en una era que la firma define como un período dominado por sistemas de entretenimiento con formatos 3D y video UHD de alta definición.

“Esperamos que nuestras memorias GDDR5 de 8 Gb provean a los fabricantes de equipo original (OEMs) la mejor solución disponible en memorias gráficas para consolas de videojuegos y computadoras portátiles de uso general”, comentó Joo sun Choi, vicepresidente ejecutivo de Ventas de Memoria y Marketing de Samsung Electronics. “Al expandir nuestra producción de productos DRAM basados en 20 nm, incluyendo las nuevas GDDR5, contribuiremos al incremento global de las demandas comerciales y tomaremos ventaja de la aceleración del crecimiento del mercado Premium de memorias”, añadió el ejecutivo.

La nueva estructura de la memoria opera con un nivel de datos de 8 Gb por segundo por pin, lo que significa más de 4 veces la velocidad que una DDR3 DRAM registra comúnmente en aparatos como laptops.

Samsung GDDR5 DRAM
Samsung producirá masivamente sus nuevas memorias GDDR5 DRAM de 8 Gb.

De acuerdo al informe corporativo, con solo 2 de los núcleos del chip se pueden crear 2 Gb de memoria gráfica y en conjunto pueden procesar hasta 64 Gb de imágenes por segundo. También equivale a unos 12 DVDs ‘full-HD’ (5 GB) por segundo.

La firma surcoreana ha afirmado que continuará con la transición de nuevos productos manufacturados en procesos de 20 nanómetros e inferiores, específicamente para el segmento de memorias de 4 Gb, 6 Gb y 8 Gb, aunque en su carrera enfrentará las soluciones de otros competidores como Micron, que también ha anunciado la adición a su portafolio de una gama de memorias GDDR5.

En este sentido Micron sostienen que su nueva tecnología GDDR5 SGRAM suministra una alternativa eficaz para cubrir las necesidades de más ancho de banda en sistemas con procesamiento de gráficos, debido al módulo que Micron denomina “Hybrid Memory Cube”. En el caso de los dispositivos GDDR5 de Micron ofrecen un rango operativo de 5 Gb por segundo y un bus de 32 bits.

Micron GDDR5
El fabricante Micron Technology también develó su nueva gama de memorias GDDR5 pero con menores capacidades en comparación con las de Samsung

En comparación con sus memorias previas como la DDR4-3200, las nuevas GDDR5 ofrecen 3 veces más ancho de banda, lo que a decir de Micron ayuda a reducir el factor BOM (Costos de Manufactura) de los fabricantes al decrecer los tiempos de desarrollo y otorgar un menor espacio en las PCBs.

De esta forma, tomando en cuenta las especificaciones técnicas de cada una de las propuestas de memorias GDDR5 que actualmente ofrecen los fabricantes más destacados de memorias como Samsung y Micron, la firma asiática es la que por ahora, ofrece mayores recursos en sus nuevas memorias.

Evita retrabajos, estabiliza primero los buffers Op-Amps

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Los buffer amplificadores deben ser primeramente estabilizados para evitar que funcionen inadecuadamente ya montados en la tarjeta, y sea obligatorio un antipático retrabajo.

(ElectronicosOnline.com Magazine / Oswaldo Barajas).-

En el mundo del diseño electrónico, el retrabajo es el ente malévolo más temido y evitado por los ingenieros, ya que consume tiempo, desgasta la entereza emocional, retrasa el lanzamiento de producto y significa pérdidas económicas importantes para el fabricante.

Evita retrabajos, estabiliza primero los buffers Op-Amps

Para que un sistema sea retrabajado se requiere que funcione erráticamente al someterlo a la fase de validación y pruebas, y ya montado en la placa el circuito responda con un desempeño inferior al establecido en el ‘roadmap’ inicial. Pero en este documento abordaremos un elemento que es intrínseco a la efectividad de los sistemas que poseen potencia digital, los búfer, utilizados comúnmente como amplificadores operacionales para transformar la impedancia de una señal, pero que su implementación no resulta nada sencillo como parece, ya que ni el uso de un novedoso analizador de señales previene de errores si el diseñador no aplica técnicas adecuadas de medición.

En los proyectos de desarrollo el uso de un circuito búfer ayuda a transformar la impedancia alta en salida con baja impedancia, aunque también puede ser utilizado un convertidor ADC para reducir el ruido de voltaje producido por el muestreo de corriente.

Las maniobras de anclaje de búfers no son nada sencillo como anteriormente mencionamos y es que estos circuitos son vulnerables a una inestabilidad que puede degradar su condición operativa. El principal factor de esta afectación es la carga capacitiva de salida tanto de otros componentes cercanos o por la propia capacitancia del PCB. La mala práctica derivará en niveles altos de impedancia y ruido.

El procedimiento para estabilizar un amplificador operacional sometido a pruebas de medición no es un trabajo que prometa relajar al técnico en turno, ya que tendrá que sortear las dificultades del ancho de banda y la interacción entre el Op-Amp y la tarjeta de circuito impreso.

Keysight E5061A
Analizadores como el Keysight E5061A ofrecen automatización de medición, en este caso cuenta con capacitores para la lectura de cargas en la propia PCB.

Si existiera la posibilidad de elegir, la medición de impedancia del búfer tendería a ser directamente desde el circuito, pero esto es altamente complejo, por lo que la opción restante es realizar una prueba fija replicando la carga del PCB.

En el caso del ancho de banda, este representa otro reto, ya que si tenemos un circuito con ‘bandwidth’ de 200 MHz podría ser sujeto a una medición utilizando un Analizador de Respuesta de Frecuencia (FRA) pero asimismo debemos tomar en cuenta las interconexiones entre los instrumentos y el PCB que incrementa la dificultad.

Una alternativa para medir las impedancias de salida es hacer uso de un VNA (Analizador de Redes Vectoriales) el cual puede conectarse a un bloque DC de baja frecuencia enlazado a un puerto de prueba con línea de transmisión de 50-Ω. Algunas soluciones del mercado como el Keysight E5061B poseen un módulo de software denominado Margen de Estabilidad no-Invasiva (NISM) que transforma las mediciones de impedancia en un plano de margen de fase. Este software NISM se encarga de computar directamente la estabilidad de las mediciones de impedancia.

 Medición de Impedancia
La magnitud y fase de impedancia se puede documentar en dispositivos que cuentan con software para el cálculo de estabilidad no-invasiva

A fin de mejorar la estabilidad de los circuitos búfer se puede optar por reducir el PCB o la carga de capacitancia, aunque esto solo es recomendado para quienes cuentan con un dominio del campo ya que suele ser complejo.

De forma primaria se requiere colocar una resistencia de aislamiento entre la salida del amplificador y el resto del circuito. El valor del resistor está calculado desde dos puntos de datos, uno el de la frecuencia resonante, y el otro cualquier punto por debajo de la resonancia.
Su tuviéramos un caso donde los valores fueran 164 MHz para el primer punto, que es el de la frecuencia resonante, y el punto conveniente o segundo fuera de 20 dBΩ sobre 100 MHz, obtendríamos el siguiente ejercicio:

Ecuación Impedancia
Ecuación de medición que requiere rediseño de PCB

Esto significaría que es necesario colocar una serie de resistencias en la salida de búfer para mejorar la estabilidad, pudiendo utilizar una serie RC en red desde la salida del amplificador hasta la señal de regreso. El valor de la resistencia es el mismo que el calculado anteriormente, mientras que el capacitor puede ser calculado de la forma siguiente:

Ecuación Op-Amps
Ejemplo de medición de capacitancia.

Durante esta técnica para resolver la pobreza de inestabilidad, se debe procurar implementar solo en casos donde sea viable, ya que no en todos los casos funciona efectivamente. Para un amplificador operacional y tomando en cuenta su ancho de banda, la inductancia efectiva del Op-Amp siempre es un valor de capital importancia, así como la reducción de impedancia y el aumento de la tolerancia del circuito búfer hacia las cargas capacitivas del PCB.

Algo que es sumamente importante al momento de elegir un amplificador operacional, es procurar que posea valor de impedancia de salida en las especificaciones técnicas a fin de alcanzar una buena comparativa con otras soluciones similares del mercado.

Sistemas silenciosos dependen del diseño de PCB

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Cuando los objetivos del ingeniero diseñador es lograr un sistema silencioso y térmicamente resistente es necesario tomar en cuenta ciertas consideraciones al crear la tarjeta de circuito impreso.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

El proyecto ya está terminado; ya se corrieron todas las pruebas de validación y los resultados arrojaron que el sistema registra índices óptimos de resistencia térmica, y lo que es mejor, no genera ruidos relativos a campos magnéticos internos.

Esta quimera es el blanco dentro de las ingenierías y la etapa de documentación de todo especialista en diseño y desarrollo de sistemas electrónicos que trabajan con módulos de potencia; señal de éxito que se deriva de la buena aplicación de conocimientos en diseño electrónico y de las tarjetas de circuito impreso (PCBs).

Desafortunadamente no todo es color de rosa y este objetivo suele ser muy difícil para conseguirlo ya que para desarrollar un sistema térmicamente resistente y libre de ruidos depende en demasía de cómo el ingeniero cree el prototipo base.

Cabe mencionar que uno de los problemas más comunes durante la etapa de desarrollo al momento de encender el sistema, los módulos de potencia resultan inestables liberando formas de onda también inestables que pueden vulnerar el sistema general con ruido por campos electromagnéticos o bien reducir el rendimiento del sistema, en última instancia también pueden sobrecalentar ciertas regiones de la PCB haciendo lento el sistema.

Algunas veces las formas de onda generan cierta interferencia tan pronunciada que pueden dar paso a ruidos tan significativos que incluso pueden escucharse en aquellos componentes magnéticos integrados en el sistema.

Si el problema está relacionado con el diseño de la tarjeta de circuito impreso (PCB) o como en la industria es conocido como “layout”, identificar la causa de tales ruidos puede ser similar a buscar una aguja en un pajar, es por eso que en este artículo se precisa la importancia de dar atención al layout del PCB desde que se trabajan en las primeras etapas.

En un proyecto el vínculo de comunicación y espíritu de trabajo en equipo entre los ingenieros diseñadores es importante para lograr el éxito buscado, pues tan solo basta subrayar la participación en un proyecto del diseñador del módulo de potencia o de suministro de energía y del diseñador de la tarjeta de circuito impreso (PCB).

Tomando en cuenta que el layout del PCB debe trabajar apropiadamente y converger de la mejor manera técnica posible con los componentes magnéticos y viceversa, es más sencillo deducir que un buen diseño de tarjeta impresa optimiza el suministro de energía, los problemas térmicos y más importante aun, permite minimizar el ruido y las interacciones entre las pistas y los componentes.

Los elementos que deben ser considerados como importantes a la hora de comenzar un proyecto por parte del diseñador es la estructura apropiada de los ‘paths’ de corriente y los flujos de señales en el módulo de suministro de energía, por supuesto acompañados de una excelente planificación del layout.

Módulo de potencia ahorra hasta 70% de espacio en PCB

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La nueva familia de módulos integrados de potencia “PowlRaudio” de International Rectifier tienden a reducir el especio utilizado en las tarjetas y simplificar el diseño de amplificadores clase D.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Reducir el footprint en las tarjetas electrónicas hasta un 70% y simplificar el diseño de amplificadores clase D, son dos de los objetivos principales de la nueva familia de módulos de potencia PowlRaudio de la compañía International Rectifier.

En el informe de la firma en su sitio Web, los nuevos módulos están dirigidos al desarrollo de sistemas de teatro en casa (home theatre) y amplificadores de potencia para sistemas de audio automotriz.

En la ficha técnica de la compañía se explica que los nuevos módulos cuentan con un controlador integrado PWM (Modulación por Ancho de Pulsos), dos MOSFETs (Transistor de Efecto de Campo Metal-Óxido-Semiconductor) para el audio digital y un controlador de audio avanzado, todo en un solo circuito integrado.

Cabe mencionar que los componentes cuentan con un excelente perfil térmico, con lo cual pueden ser capaces de operar sin otros elementos adicionales como reguladores o disipadores, que al mismo tiempo ocupan espacio al momento de ser integrados en la placa base.

Los módulos vienen en dos versiones: el IR4301M de un solo cana y el IR4302M de canal dual, ambos diseñados para la construcción de amplificadores estéreos y otros sistemas multi canal con la ventaja de ser altamente configurables.

Sus dimensiones son 5mm x 6mm y 7mm x 7mm, respectivamente en un formato de encapsulado PQFN lo cual promueve un excelente nivel de optimización para el diseño de amplificadores clase D más pequeños.

De acuerdo al informe, la combinación del circuito integrado (IC) de audio avanzado junto con el MOSFETs, generan una reacción de mejora en el sistema donde es integrado ya que en base con las declaraciones de sus fabricantes, los componentes han sido optimizados para incrementar el rendimiento y eficiencia energética principalmente en los sistemas de audio. Además, con la implementación de ambas tecnologías, se promueve la respuesta del THD y EMI, permitiendo a la gama de módulos IR43xxM operar sin disipadores, como se indicó anteriormente.

“Las soluciones existentes de amplificadores Clase D de IR garantizan un rendimiento de audio equivalente para los amplificadores AB, mientras que al mismo tiempo se obtienen beneficios adicionales y todo en un espacio pequeño”, dijo Jun Honda, Director de Sistemas de Audio para International Rectifier. “El alto nivel de integración de nuestros nuevos módulos PowIRaudio permiten a nuestros clients realizer diseños más rápidos y de una manera más sencilla en sus proyectos que involucran sistemas de audio con amplificadores clase D”.

Otras funciones clave de los módulos de IR incluyen administración de voltajes, protección contra descargas dieléctricas, reguladores internos y externos, inmunidad contra el ruido y entradas diferenciales por mencionar algunos.

Para conocer otros datos técnicos de la gama PowIRaudio lo invitamos a visitar el sitio de Internet de la compañía: http://www.irf.com/whats-new/nr120517.html

PCB-FPGA, difícil mezcla en diseño

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Ingenieros desarrolladores concluyeron en un foro estadounidense que los diseñadores de PCBs son actualmente la clave para que un proyecto basado en FPGAs resulte exitoso o fallido.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Ingenieros desarrolladores que participaron en el congreso DesignCon, realizado del 31 de enero al 2 de febrero en Santa Clara (California), demandaron mayor concientización por parte de los diseñadores de PCBs en proyectos basados en FPGAs pues los consideraron como la clave para que el proyecto resulte en éxito o en falla.

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De acuerdo a la unanimidad mostrada por la participación de los especialistas congregados en el foro de desarrolladores y los panelistas invitados, los diseñadores de PCB se han convertido hoy en día en “el chivo expiatorio” de los proyectos basados en FPGAs (Field Programmable Gate Array) pues son los responsables de una de las etapas más importantes en esta clase de complejas combinaciones.

En un artículo publicado en la revista EETimes este mes de febrero, el especialista en Investigación y Desarrollo de PCBs (Tarjetas de Circuito Impreso) para la compañía Hewlett-Packard, John Hutton, comentó que a lo largo de su trayectoria ha identificado ventajas en el desarrollo de PCBs con FPGAs, y que una –quizás la mejor- de su perfil programable es que: “Los FPGAs son muy flexibles”.

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Hutton añadió que de no seguir cuidadosamente las reglas sobre cómo usar los pines, los mismos dispositivos FPGAs pueden ocasionar problemas. “Lo que necesitamos es una metodología de ruta automatizada de rompimiento con pines externos de tiempo correcto”, comentó.

El documento refiere que el uso de los FPGAs creció significativamente durante la pasada década y que a la fecha su aumento ha sido constante, por lo que los problemas de diseño de PCBs basados en FPGAs auguran un único reto para los diseñadores de PCBs y sistemas, que es el hecho de que son configurables.

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La configuración de los FPGAs obliga prácticamente a los equipos de diseño a enfrentar retos como la optimización de los diseños FPGAs a través de múltiples dominios de PCB esquemáticos y tiempos del propio FPGA.

Ante esta aseveración, otros ingenieros responsables de departamentos de desarrollo se unieron al comentario de Hutton, tal es el caso de Darren Hopcroft ingeniero diseñador de PCBs para la compañía Cisco quien dijo: “Asignar apropiadamente los pines de salida es un reto que permanece para hacer la tarjeta PCB efectiva”.

Por su parte Andy DeBaets, Director de Sistemas e Ingeniería de Aplicaciones para la compañía Xilinx, sugirió no asignar pines estándar en FPGAs para las tarjetas impresas debido a la experiencia de la

firma a la que representa y su importante trayectoria en el segmento de los dispositivos de compuertas programables.

“La asignación de pines en BGA (ball grid array) no está estandarizada debido a que la retroalimentación de los diseñadores de PCs está muy restringida”, dijo DeBaets.

El directivo añadió que un documento PDF con 416 páginas titulado Virtex-5 FPGA Packing and Pinout Specification ofrece ideas para seleccionar la mejor de entre una serie de opciones para la asignación de pines e iteraciones en cambios de asignación a los que se ven enfrentados hoy en día los ingenieros diseñadores.

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Método BGA (ball grid array).

DeBaets sugirió que los diseñadores de PCBs enviaran de manera temprana sus diseños FPGA RTL a través de una implementación común de herramientas para validar el mismo proyecto, “de esta manera hay el mínimo de problemas al término del diseño”.

Uno de los instrumentos propuestos por DeBaets fue el sistema Allegro del fabricante de herramientas EDA Cadence Design Systems, Inc., la cual provee a los ingenieros de una radiografía temprana del desarrollo de sus diseños y ayuda a disminuir conflictos de ejecución.

Otro de los panelistas de nombre Nagesh Gupta, Director del Grupo de Ingeniería para la compañía Cadence Design Systems opinó que “los diseños FPGA y sus múltiples requerimientos; los cambios son costosos cuando son hechos manuales; más aun los últimos cambios van a ser más costosos para ti”.

El foro constituido por los especialistas permitió conocer los actuales retos a los que se enfrentan los ingenieros diseñadores de PCBs ante proyectos basados en FPGAs, pues de alguna manera u otra es totalmente reconfigurable por lo que su tarjeta de circuito impreso o PCB debe de contener un perfil mayormente flexible en términos de conectividad como lo es la asignación de pines.

Pero la pregunta primordial para esta polémica es ¿cómo conseguir una excelente estructura enteramente compatible con los FPGAs desde su tarjeta impresa? Para esto el Vicepresidente de Negocios y Marketing para la empresa InPA Systems, Joel Gianelli, sugirió “un bus de diagnóstico al interior del sistema”.

Lo anterior fue propuesto íntegramente por el ejecutivo de la firma debido a el respaldo que le otorga el proceso obtención de patente para una tecnología desarrollada por ellos mismos para una “activa depuración” que presuntamente provee visibilidad para detectar fallas en hardware, reducir el espacio de FPGA y rutear las iteraciones.

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Una de las herramientas propuestas es un sistema desarrollado por la empresa InPA Systems, que promueve una mayor visibilidad en la detección prematura de fallas del hardware asociado a proyectos basados en FPGAs.

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