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Tag Archive | "FPGA"

Lanzan tarjeta de hardware libre en ‚Äėparallel programming‚Äô

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La compa√Ī√≠a de semiconductores Adapteva Inc., pretende diseminar la popularidad del procesamiento en paralelo con su nueva propuesta de tarjeta de desarrollo de bajo costo para Linux o Ubuntu, a un precio de 99 d√≥lares.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

La compa√Ī√≠a estadounidense Adapteva Inc., pretende popularizar a nivel de hardware libre una nueva tarjeta de desarrollo dirigido al s√ļper procesamiento en paralelo, y comenzar as√≠ una era de herramientas de dise√Īo para innovar en el sector de c√≥mputo de alto rendimiento.

parallel programming

En el sitio de Internet de Adapteva, se observa en tipograf√≠a mayor el precio de 99 d√≥lares, y es que el objetivo de la compa√Ī√≠a es introducir su propuesta con la etiqueta de ‚Äėlow-cost‚Äô, poniendo presuntamente al alcance de cualquier ingeniero desarrollador esta interesante tarjeta, que, de acuerdo a las intenciones de su fabricante, busca seguir los pasos de herramientas libres como Arduino o Raspberry Pi, por mencionar algunos.

El nombre de esta nueva tarjeta es Parallela, y como su nombre lo indica, ambiciona sacar provecho de los recursos otorgados por el procesamiento en paralelo, para lo cual se sirve de los chips Epiphany de 16 √≥ 64 n√ļcleos dise√Īados por la misma compa√Ī√≠a. Estos procesadores multi-n√ļcleo est√°n compuestos por una red de n√ļcleos RISC que opera a una frecuencia de 1 GHz.

Entre los objetivos a corto o mediano plazo de la compa√Ī√≠a se encuentra la liberaci√≥n de un microprocesador equivalente a 45 GHz de desempe√Īo y un consumo de energ√≠a reducido, y virtualmente tendr√≠a el tama√Īo de una tarjeta de cr√©dito.
La computadora contaría con tecnología ARM A9, un Acelerador Multicore Epyphany de 1 GB en RAM, ranura para USB 3.0 y conexiones Ethernet.

Dise√Īo de referencia de la Parallela

De acuerdo a sus fabricantes, debido a su etiqueta de hardware libre, las herramientas necesarias para trabajar la tarjeta est√°n disponibles desde el portal de Internet de la compa√Ī√≠a, incluyendo instrumentos de desarrollo de fuente abierta con bibliotecas, dise√Īos de referencia y c√≥digo de dise√Īo para uso de FPGAs. La plataforma dispone de un c√≥digo fuente HDL que puede ser descargado desde el repositorio alojado por GitHub.

El documento menciona que a fin de que el sistema sea funcional y cuente con un canal de comunicación entre el Dual Core A9 de ARM y el chip Epyphany de Adapteva, solo se necesita un subconjunto de bloques FPGA, que aparecen enmarcados en rojo en el siguiente diagrama de bloques.

Chip Epiphany

Chip Epiphany —
Solo se necesita un subconjunto de bloques FPGA para que el sistema sea funcional y cuente con un canal de comunicación entre el Dual Core A9 de ARM y el chip Epyphany de Adapteva.

Los bloques enmarcados en rojo son:
- AXI-MASTER.- Un Puerto maestro en el bus AXI, utilizado como un Puente de comunicación para el acceso DRAM a programas que se ejecuten en el chip Epiphany.
- AXI-SLAVE.- Un Puerto esclavo en el bus AXI para aplicaciones en el alojamiento para los procesadores ARM que acceden también al chip Epiphany y a otros recursos implementados en los bloques FPGA, tales como sistemas registradores.
- e-Link.- Puerto de enlace e-link para interface al chip Epiphany.
- ‚ÄėGlue-Logic‚Äô.- Este l√≥gico implementa una interface entre los puertos AXI y el puerto de enlace del Epiphany. Los registros de nivel de sistema tambi√©n son implementados en este m√≥dulo.

El documento de Adapteva subraya que este flujo de referencia suministra informaci√≥n sobre c√≥mo construir un sistema sin la necesidad de un monitor HDMI como soporte, como podr√≠a ser un sistema ‚Äėheadless‚Äô.

La empresa a√Īade que a fin de crear un sistema sin salidas de audio y video HDMI, los desarrolladores podr√≠an seguir la referencia de flujo ofrecida por Analog Devices Inc. El dise√Īo de referencia de esta compa√Ī√≠a puede ser integrado f√°cilmente como un recurso embebido en el sistema como se describe en el paso 2 del flujo que se muestra a continuaci√≥n: bash> git clone git://github.com/Adapteva/parallella-platform.git

Lo interesante de esta tarjeta es la modalidad de hardware libre, sin embargo, habrá que analizar el comportamiento de suministro de las herramientas de desarrollo relacionadas para conocer qué tan flexible resulta ésta en su bajo costo, y sobre todo el nivel de eficiencia para aplicarla a proyectos de desarrollo profesional tal y como ocurre con otras soluciones similares de hardware libre halladas en el mercado.

Debuta Lattice FPGA miniatura

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Lattice Semiconductor anunció la novedosa familia de FPGAs iCE40 LP384, con su característica más interesante: sus dimensiones miniaturizadas de 2.5 mm x 2.5 mm.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Lattice Semiconductor anunció la inmediata disponibilidad de una nueva familia de FPGAs (Field Programmable Gate Arrays) en formato miniatura de 2.5 mm x 2.5 mm.

Micro FPGA

El nombre de estos peque√Īos dispositivos es iCE40 LP384, que cuenta con un formato 384 LUTs (look-up-tables) y un consumo de energ√≠a de tan solo 21 uA (1.2 V Vcc).

De acuerdo a las perspectivas de Lattice, los iCE40 est√°n dise√Īados para ser integrados en electr√≥nica m√©dica como monitores m√©dicos port√°tiles, PDAs y otros sistemas embebidos compactos, pues permitir√°n a los ingenieros desarrolladores construir proyectos con capacidades mayores de procesamiento de datos en un espacio ultra-reducido, mientras que logra etiquetar tales sistemas con distintivo de eficiencia energ√©tica.

La construcción de estos chips han sido tomando como plataforma base la tecnología Lattice iCEcube2, que incluye herramientas de síntesis y ruteadores, así como software de simulación Aldec Active-HDL con visor de formas de onda y simulador de lenguaje de nivel mixto RTL/gate.

Otras de las capacidades del iCEcube2 incluye un navegador de proyecto, editor, ‚Äėfloor-planner‚Äô, visor de encapsulados, estimador de potencia y analizador de tiempo est√°tico.

‚ÄúMientras que el ‚Äėfootprint‚Äô de los sistemas contin√ļa miniaturiz√°ndose, los dise√Īadores deben buscar constantemente nuevas maneras de a√Īadir mayor funcionalidad a fin de que puedan procesar m√°s informaci√≥n‚ÄĚ, coment√≥ Brent Prybus, Director del Corporativo y de la divisi√≥n Mercadeo de Producto de Lattice Semiconductor. ‚ÄúEl FPGA iCE40 LP384 ofrece la arquitectura perfecta para capturar y procesar grandes cantidades de datos en hardware de alta velocidad y al mismo tiempo utilizar poca energ√≠a y espacio. H√°bilmente se manejan tareas como interfaces de administraci√≥n de sensores, adapt√°ndose a nuevos est√°ndares y descargando el CPU sin la necesidad de chips completamente personalizados‚ÄĚ.

FPGA iCE40 LP384

La estructura de este micro FPGA permite a los ingenieros administrar m√°s f√°cilmente las interfaces de control de sensores, adapt√°ndose a nuevos est√°ndares y descargando el CPU sin la necesidad de chips adicionales.

Nuevas aplicaciones para innovar el hardware

Lattice comenta en su reporte de prensa sobre el crecimiento exponencial de los dispositivos port√°tiles, los cuales crecen d√≠a con d√≠a y creando nuevos retos para los dise√Īadores de hardware. ‚ÄúMuchas nuevas aplicaciones hoy en d√≠a conectan a los usuarios finales con los datos obtenidos de un n√ļmero cada vez mayor de sensores que miden los fen√≥menos naturales, tales como la temperatura, la humedad, la luz y el posicionamiento‚ÄĚ, menciona la compa√Ī√≠a.

A lo anterior se suma el creciente uso de recursos de video, que está impulsando el despliegue de perfiles bajos consumo de energía y teniendo como consigna el mostrar que la tecnología no sólo mejora la experiencia visual, sino que también lo hace sin romper presupuestos rigurosos de energía.

La compa√Ī√≠a reconoce tambi√©n que las peque√Īas unidades de control automatizadas est√°n siendo utilizadas para maximizar la eficiencia energ√©tica y seguridad en edificios y viviendas, respondiendo a la luz infrarroja, el ruido y mediante el ajuste de los ventiladores, las persianas, y los controles de temperatura. De esta manera, los ingenieros que dise√Īan este tipo de equipos deben encontrar formas para reducir el tama√Īo de sus sistemas y diferenciar sus productos de los ofrecimientos competitivos del mercado.

Solución del LP384 iCE40

El iCE40 LP384 FPGA incluye lógica programable, I/O flexible, y en el chip memoria necesaria para procesar los datos a velocidades mayores que ASSPs u otras clases de microprocesadores de además del registro bajo en su consumo de energía.

Cabe se√Īalar que Lattice ofrece dise√Īos de referencia y notas de aplicaci√≥n para acelerar el desarrollo y reducir el tiempo de salida al mercado por varios meses.
Los componentes se ofrecen en versiones de 32 pines QFN (5mm x 5mm); 36-ball ucBGAs con un tama√Īos de (2.5mm x 2.5 mm) y de 49 pines ucBGAs con dimensiones de 3mm x 3mm.

Para mayor informaci√≥n puede acceder al sitio de internet de la compa√Ī√≠a haciendo clic en este enlace.

Lanzan MathWorks para Kintex-7 FPGA DSP kit

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El software de entorno gráfico MathWorks, ahora cuenta con una versión especializada para el kit Kintex-7 FPGA DSP, con el cual se podrá genera código y modelados de IPs gracias a la adición del elemento Xilinx System Generator.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

La firma Simulink, responsable del software de modelado para dise√Īo electr√≥nico, MathWorks, present√≥ una nueva versi√≥n de su programa para soportar el kit Kintex-7 FPGA DSP de la compa√Ī√≠a Xilinx.

En el reporte de prensa de la compa√Ī√≠a, se ofrecen detalles del funcionamiento y √°reas de aplicaci√≥n de la nueva versi√≥n MathWorks para el desarrollo y modelado de IPs del kit Kintex-7 gracias a la adici√≥n del elemento Xilinx System Generator.

Este nuevo software provee un completo entorno de modelado basado en el flujo de dise√Īo del Xilinx System Generator para ofrecer una abstracci√≥n de alto nivel y resultados de alta calidad.

El software, que tambi√©n se encuentra disponible en el sitio de Avnet Electronics, tambi√©n con cuenta con un m√≥dulo llamado High-Speed Analog, lo que ayuda a que el desarrollo de los sistemas basados en FPGAs (Field Programable Gate Arrays) y DPS (Digital Processor Signals). La combinaci√≥n de esta soluci√≥n permite la generaci√≥n autom√°tica de c√≥digo HDL para el Xilinx FPGA directamente de Simulink, lo que acelera el proceso de dise√Īo desde modelos a nivel sistema a implementaci√≥n de hardware.

Adem√°s, la soluci√≥n incluye un dise√Īo de referencia para ayudar a los ingenieros usuarios a implementar de manera inmediata el dise√Īo de algoritmos para el procesamiento de se√Īales digitales. La integraci√≥n del software MathWorks con la suite Xilinx ISE Design y el Xilinx DSP kit, permiten a los ingenieros adem√°s concentrarse en sus algoritmos y el dise√Īo de sus sistemas al proveerles un set firmemente combinado de hardware y software.

http://www.mathworks.com/fpga-design/fpga-xilinx-kintex-dspkit/index.html?sec=resources

ReConFig 2012

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Lugar:

Centro de Convenciones Hotel Iberostar Cancun  

Inicia: 5 de Diciembre 2012

Termina: 7 de Diciembre 2012

Descripción del evento:

Reconfig 2012 busca promover el uso de la computación reconfigurable y la tecnología FPGA para la investigación, la educación, y las aplicaciones, que abarca desde arquitecturas de hardware y los dispositivos a las computadoras personalizadas y sistemas de alto rendimiento.

Contacto:

http://www.reconfig.org/

Altera dise√Īa prototipo √≥ptico de FPGAs

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El fabricante de dispositivos semiconductores Altera presentó el prototipo del primer chip FPGA con interfaces ópticas en paralelo de 12 x 10 Gb que incrementan significativamente el rendimiento de los sistemas que los integran.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Una nueva tecnolog√≠a desarrollada por la compa√Ī√≠a Altera Corp., para dispositivos FPGAs (Field Programmable Gate Array) equipar√° a estos chips con interfaces √≥pticas en paralelo que prometen elevar el rendimiento de los sistemas integradores de manera significativa.

En el informe de prensa provisto por Altera se indica que las interfaces registran una capacidad de 12 x 10 Gb, en lo que es propiedad intelectual de la empresa Avago Technologies, firma con la cual suscribió convenio de colaboración Altera.

Entre las características sobresalientes de esta tecnología se encuentra la capacidad de incrementar el rango óptico a 100 m desde el chip transceptor. Tal y como un dispositivo, una vez que sea madurado su modelo de comercialización, la tecnología óptica del FPGA podrá ser usada para conectar sistemas electrónicos a alta velocidad sin la necesidad de utilizar costosos materiales basados en tarjetas de circuito impreso (PCB). Asimismo se ha identificado otro de los posibles sectores con gran potencial de aplicación como lo es el desarrollo de centros de datos y equipo de vinculación informática como switches Ethernet e incluso servidores.

‚ÄúEsto resuelve un problema que est√° enfrentando la industria‚ÄĚ, coment√≥ Craig Davis, Gerente de Marketing de Producto en Altera. ‚ÄúYa que son m√°s necesarios los transceptores con niveles m√°s grandes de velocidad, las p√©rdidas en los PCBs se vuelven m√°s grandes.‚ÄĚ, dijo.

Debido a que los FPGAs de Altera poseen transceptores eléctricos de alta velocidad, la implementación del estándar 10GBASE-KR para la placa posterior o blackplane supera las 40 pulgadas, mientras que con los transceptores de 28 GB/s, la distancia se reduce a unas cuántas pulgadas.

El prototipo de Altera combina la tecnología de la gama Stratix IV EP4S100G5 con dos sistemas ópticas de 10 GB/s. El FPGA 100G5 como tal alcanza cuenta con 28 transceptores x 11.3 Gb/s, de los cuales 12 están directamente conectados al MicroPods, un transmisor óptico sub ensamblado (TOSA) y también un receptor óptico su ensamblado (ROSA).

Acorde con las estimaciones de la firma para el segmento de los chips FPGAs, estos dispositivos juegan actualmente un papel importante en el desarrollo de sistemas de redes, computadoras, centros de datos y otros sistemas relativos a las comunicaciones, por tal motivo la adici√≥n de un perfil √≥ptico sobre interfaces en los FPGAs, confieren un valor agregado a la soluci√≥n comercial de Altera, y de alguna manera ponen de manifiesto los l√≠mites de las interconexiones a base de Cobre. La tecnolog√≠a dise√Īada por Altera en colaboraci√≥n con Avago sobresale debido al uso de un modelo vanguardista de l√°ser y detecci√≥n fot√≥nica a nivel empaquetamiento del chip.

De manera espec√≠fica, el funcionamiento de las interfaces √≥pticas de los nuevos FPGAs suministra a estos componentes mayor densidad, eficiencia energ√©tica, reducci√≥n de costos y ventajas considerables desde f√°brica. Algunas de estas ventajas son una buena se√Īalizaci√≥n el√©ctrica e interconexi√≥n, acompa√Īados de otras capacidades √≥ptico-el√©ctricas para la se√Īalizaci√≥n discreta.

En la anterior imagen se muestra una proyecci√≥n de la compa√Ī√≠a CISCO para diferentes sectores en los que interfiere el uso de chips FPGAs. En las estimaciones se encuentran los segmentos de mayor necesidad de FPGAs los juegos en l√≠nea, video llamadas, VoIP, Web y datos, compartici√≥n de archivos, Internet-video a TV y televisi√≥n por Internet.

Debido a que las estimaciones abarcan los ciclos industriales hasta el 2014, Altera reconoció que los nuevos FPGAs con interfaces ópticas habrán de ofrecer un valor agregado a todos aquellos fabricantes de sistemas tecnológicos cuyos elementos estén basados en la ejecución de los FPGAs.

Reemplazo del Cobre por óptica en la interconexión

La decisi√≥n de Altera por sustituir las interconexiones de Cobre en los chips, radica en las limitaciones de este elemento para elevar m√°s el desempe√Īo de los dispositivos para el procesamiento de datos como los chips FPGAs.

En el mismo documento se explica que dichas limitaciones del Cobre para formar las interconexiones en las estructuras electr√≥nicas al interior de los dispositivos, son el hecho de que los sistemas est√°n obligados a reducir los costos de integraci√≥n y consumo energ√©tico cada a√Īo, para lo cual los principales receptores de su tecnolog√≠a son los fabricantes de sistemas, redes y operadores de centros de datos.

En la siguiente ilustraci√≥n se muestra la gr√°fica presentada por el instituto de Proyecci√≥n Internacional de Tecnolog√≠a de Semiconductores (ITRS) elaborada en el 2009, y en el cual se vierten los fundamentos y principales caracter√≠sticas que toman en cuenta los dise√Īadores de chips al momento de elegir el modelo de interfaces para la interconexi√≥n de chip a chip, chipo a m√≥dulo, PCBs a placas posteriores, entre otros.

En su estudio, Altera agrega que la interconexión basada en Cobre como elemento primario, involucra un enorme reto, el cual tiene que ver con los niveles de datos debido a que la frecuencia es dependiente a la pérdida.

Para entender cómo es esto, el documento expone un ejemplo derivado del continuo incremento en la popularidad y aplicación del material FR-4 de Cobre en el cual la pérdida es ~ 0.5-1.5 dB/in a 5 GHz (Nyquist para niveles de 10 Gbps), mientras que el aumento de pérdidas es ~ 2.0-3.0 dB/in a 12.5 GHz (Nyquist para niveles de 25 Gbps).

Ventajas de las interfaces ópticas en FPGAs

El documento de Altera menciona que a diferencia de las interfaces basadas en Cobre, la fibra √≥ptica virtualmente no registra p√©rdidas. Un Modo de M√ļltiples Fibras (MMF, por sus siglas) tiene una p√©rdida de ~3 dB/km and ~ 1 dB/km a 850-nm y 1300-nm longitud de ondas, respectivamente.

Por su parte, un Modelo de una Sola Fibra (SMF) tiene una pérdida de ~0.4 dB/km y 0.25 dB/km a 1300-nm y 1550-nm de longitud de ondas, respectivamente.

El MFF resulta m√°s econ√≥mico debido a su n√ļcleo m√°s grande (~50 micrones) y por su banda ancha ~ 2 GHz km, mientras que el SMF resulta m√°s costoso debido a su n√ļcleo m√°s peque√Īo (~9 micrones) y un ancho de banda cercano a los 100 THz a la pr√°ctica.

El l√°ser que dirige la se√Īal √≥ptica sobre un MMF tradicionalmente est√° a cargo de un LED o un L√°ser con Cavidad de Superficie Vertical (VCSEL).

Regularmente el MMF es utilizado para trabajar en distancias de < 1 km, mientras que un SMF es usado para distancias > 1 km a pocos kilómetros. A 10 Gb/s la distancia para un MMF es ~300 m.

Cabe mencionar que la liga eléctrica de Cobre, el consumo de energía y penalidades dieléctricas de la liga óptica, es relativamente independiente en el alcance de longitudes.

M√°s aun, a diferencia de una se√Īal el√©ctrica, una se√Īal √≥ptica es inmune a las interferencias electromagn√©ticas (EMI) y no registra amplitud a conversaciones cruzadas, proveyendo una mejor integridad de se√Īal.

Con la multiplexación por división de longitud de onda (WDM), diversos canales pueden ser soportados con la misma fibra óptica, permitiendo ahorros en material adicional para soportar cada canal por su cuenta.

Estos y otros beneficios que encierra la interconexi√≥n √≥ptica en dispositivos semiconductores de procesamiento de datos, fueron dilucidados por el equipo de ingenier√≠a de Altera y divulgados para informaci√≥n abierta al p√ļblico para expandir el conocimiento sobre la implementaci√≥n de alternativas tecnol√≥gicas que eleven considerablemente el desempe√Īo de los propios sistemas.

CURSO DE DISE√ĎO DE FPGA-XILINX, SPARTAN 6 EN VHDL

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Inicia: 12 de Marzo de 2012

Termina: 16 de Marzo de 2012

Lugar:

Centro de Negocio de la Universidad Autónoma de Querétaro. Ciudad de Querétaro

Descripción del evento:

Costo del curso: $ 10,000.00 pesos
BECAS: Becas a otorgar : 25
Monto de la media beca: $ 5,000.00 M.N.
Requisitos: - Ingenierías preferentemente del área de electrónica, mecatrónica y sistemas computaciones. – Enviar carta de motivos para participar en el curso. Dirigida a Ing. Guillermina Avendaño, Coordinadora del Programa de Microsistemas de FUMEC. -Enviar CV breve (máximo 2 cuartillas)
Procedimiento: Se evaluarán las solicitudes y se notificaran resultados en la 1er semana de Febrero. Los beneficiados harán el pago respectivo de $5,000.00 a más tardar el 17 de febrero. Quien no realice el pago en la fecha señalada, se cancelará la beca y se asignará a otro participante. Máximo 2 becas por institución.
Objetivos:
vUso del lenguaje de descripción de hardware (VHDL) optimizado para las arquitecturas FPGA y para Simulación.
vProporcionar una base solida de las arquitecturas FPGA Xilinx Spartan-6 y sus herramientas. vComprehender la relación entre el lenguaje de descripción de hardware y su implementación física. vMetodología de diseño para reducir los ciclos de diseño/verificación. Obtener resultados en el menor plazo posible con diseños robustos.
vEntender el flujo de compilación ISE 13 así como sus herramientas de depuración usando PlanAhead. vManejo del simulador ISIM y generación de testbenches eficientes.

Contacto:

Ing. Guillermina Avendaño
avendano@fumec.org
Ing. Fabián Gallegos
fgallegos@fumec.org

 

Crea Xilinx los FPGAs m√°s capaces de la industria

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La nueva gama de FPGAs del fabricante de semiconductores posee el doble de desempe√Īo que sus modelos antecesores m√°s eficientes.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Con un total de 6.8 millones de transistores y acceso a 2 millones de celdas l√≥gicas equivalentes a 2 millones de compuertas ASICs, el fabricante Xilinx present√≥ su nueva gama de chips FPGAs Virtex-7 2000T, los cuales ha sido calificado como los ‚Äúm√°s capaces‚ÄĚ de la industria.

La nueva familia Virtex-7 2000T está compuesta por FPGAs con arreglos de compuertas lógicas programables en utilizar la tecnología de interconectividad 2.5D para incrementar al doble sus niveles de operatividad.
La tecnolog√≠a 2.5D, nombrada as√≠ por Xilinx debido a su tecnolog√≠a `Stacked Silicon Interconnect Technology¬ī, permite superar las estimaciones f√≠sicas acu√Īadas por la Ley de Moore hacia los dispositivos l√≥gicos de procesamiento de datos, pues con su perfil 2.5D de interconectividad interna, los Vortex-7 2000T rebasan lo que otros dispositivos similares podr√≠an otorgar en una estructura monol√≠tica de 28 nan√≥metros.

De acuerdo a la informaci√≥n proporcionada por Xilinx, la idea de haber creado esta nueva familia se deriva de la necesidad que posee actualmente la industria de alta tecnolog√≠a, espec√≠ficamente la de dise√Īo de sistemas electr√≥nicos para realizar actividades de integraci√≥n electr√≥nica mediante la implementaci√≥n de dispositivos ASICs (Circuitos Integrados de Aplicaci√≥n Espec√≠fica).

La compa√Ī√≠a ha informado que aquellos usuarios que utilicen la nueva gama de FPGAs, podr√°n ahorrar en la compra de dispositivos ASICs adicionales, pues el perfil de los Virtex-7 2000T proporciona las ventajas de sustituci√≥n de ASICs con su tecnolog√≠a 2.5D y les permite reducir hasta un tercio de tiempo sus labores de integraci√≥n tecnol√≥gica. Con esto, los ingenieros dise√Īadores son capaces de incrementar el ancho de banda por ejemplo de los sistemas en creaci√≥n y decrecer el consumo de energ√≠a mediante la eliminaci√≥n de interconexiones I/O, acelerando el prototipado y emulaci√≥n de los sistemas avanzados basados en sistemas ASICs.

‚ÄúLos FPGAs Virtex-7 2000T marcan un mayor hito en la historia de Xilinx en cuanto a innovaci√≥n y colaboraci√≥n de la industria‚ÄĚ, coment√≥ Victor Peng, Vicepresidente Senior de Desarrollo de Plataformas Programables para Xilinx. ‚ÄúLo significativo para nuestros clientes es el hecho de que la tecnolog√≠a de Interconexi√≥n de Apilamiento en Silicio ofrece capacidades que de otra forma no ser√≠an posibles en FPGAs o en al menos en otra generaci√≥n con procesos tecnol√≥gicos. Ellos pueden inmediatamente a√Īadir nuevas funcionalidades a los dise√Īos existentes, mientras que inhabilitan la necesidad de usar ASICs, reduciendo el costo con una soluci√≥n de 2 o 5 FPGAs en un solo chip FPGA y adelantando en t√©rminos de prototipado y construcci√≥n de sistemas emuladores utilizando nuestros m√°s grandes FPGAs (‚Ķ)‚ÄĚ, puntualiz√≥ el ejecutivo.

Xilinx explic√≥ que, hist√≥ricamente los dispositivos que componen una familia de FPGA son los √ļltimos en ponerse a disposici√≥n de los clientes, y que este es el resultado del tiempo que hace que un proceso de semiconductores se realice en tiempo y forma, soportando la producci√≥n por oblea que hace que los dispositivos sean econ√≥micamente viables.
Bajo esta declaración, también se aprovechó para expresar que la nueva gama de FPGAs desarrollados con la tecnología Stacked Silicon Interconnect, suministra los recursos necesarios para evitar errores de rendimiento con la fabricación de estos grandes circuitos monolíticos con la capacidad más sobresaliente del mercado, con cuatro diferentes chips interconectados y un intercalador pasivo de Silicio.

‚ÄúARM se complace en trabajar con Xilinx en el despliegue de la clase m√°s vanguardista del dispositivo Virtex-7 en nuestra infraestructura de validaci√≥n‚ÄĚ, dijo John Goodenough, Vicepresidente de Dise√Īo de Tecnolog√≠a y Automatizaci√≥n para ARM. ‚ÄúLos nuevos dispositivos liberan un entorno flexible con una arquitectura de emulaci√≥n, por lo que entregan una capacidad significativa de mejor√≠a, permiti√©ndonos ejecutar m√°s sencillamente sistemas completos de verificaci√≥n y validaci√≥n para nuestra siguiente generaci√≥n de procesadores‚ÄĚ.

Debido a las caracter√≠sticas promovidas de esta gama por parte de Xilinx, los pedidos de integradores no se han hecho esperar, de acuerdo a su reporte en su portal de Internet.¬†‚ÄúEmpezamos a embarcar FPGAs 2000T en septiembre. Teniendo en cuenta la confiabilidad y los puntos de prueba, estamos seguros que la tecnolog√≠a est√° preparada para su despliegue comercial‚ÄĚ, apunt√≥ Ivo Bolsens, oficial en Jefe de Tecnolog√≠a para Xilinx. ‚ÄúLa nueva familia ofrece m√°s capacidad, m√°s rendimiento, m√°s ancho de banda que otro FPGA, pero con mejor eficiencia energ√©tica. Esta tecnolog√≠a ha permitido a Xilinx hacer diferencia que va m√°s all√° de la mejora porcentual de sus propios m√©ritos‚ÄĚ, dijo.

Proponen FPGAs para administración de energía

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La empresa Innovolt Inc., abrió su galería de algoritmos a fin de que sean utilizados para embeberlas en ASICs y FPGAs dirigidos al sector médico con necesidad de mayor administración de energía.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Lo multifacético de los chips FPGAs (Field Programable Gate Array) ha quedado inescrutablemente comprobado desde que fueron creados por el fabricante Xilinx en 1984.

La tecnología de arreglos de compuertas programables en campo (FPGA) ha mostrado otorgar una excelente solución para robustez en actividades de desarrollo electrónico.

Su aplicaci√≥n se variada y destaca su uso en campos de procesamiento de se√Īal y aplicaciones de control, con lo cual suman puntuaci√≥n para ser considerados como elementos m√°s factibles en t√©rminos de integraci√≥n, desfasando a tal grado a circuitos integrados de aplicaci√≥n espec√≠fica (ASICs) por su flexibilidad.

Tal parece que los FPGAs aun no han sido explotados del todo, y que su perfil tecnol√≥gico sugiere que existen campos industriales no identificados aun para lo cual pueden ser verdaderamente √ļtiles.

Un ejemplo de esto es lo que la compa√Ī√≠a Innvolt Inc., logr√≥ crear a trav√©s de la implementaci√≥n de FPGAs dirigido al campo de administraci√≥n de energ√≠a en un sistema electr√≥nico.

En un art√≠culo publicado por un medio especializado de Estados Unidos se present√≥ un reporte por parte de Innvolt en el cual se explica c√≥mo la compa√Ī√≠a ha desarrollado una serie de algoritmos inteligentes para sistemas embebidos que pueden ser integrados tanto en ASICs como en FPGAs, √©stos √ļltimos con grandes resultados para los usuarios que deciden hacer uso de ellos.

Para iniciar el art√≠culo aclara que en lugar de afrontar las ondas senoidales frontales de los sistemas cuando se registran cortos circuitos, apagones o fluctuaciones de corriente el√©ctrica, las soluciones basadas en FPGAs de Innvolt continuamente monitorean la actividad diel√©ctrica como el amperaje y otros factores. En esta etapa cuando se tratan de equipos m√©dicos o electr√≥nica de consumo, la alternativa de esta empresa es valerse del procesamiento de se√Īales posteriores para resolver los conflictos de energ√≠a y as√≠ prevenir fallas graves en las tarjetas de circuito impreso (PCBs).

El documento refiere que a finales del mes de septiembre de este a√Īo la compa√Ī√≠a inici√≥ la comercializaci√≥n de propiedad intelectual (IP) para fabricantes y maquiladores de dispositivos semiconductores, espec√≠ficamente para las Compa√Ī√≠as de Equipo Original (OEMs) que hicieran uso de algoritmia sistem√°tica en sus plataformas a fin de que tambi√©n los embebieran en circuitos ASICs y FPGAs para la administraci√≥n de energ√≠a de sus productos.

En base con las declaraciones del presidente y gerente operativo de Innvolt, Jeff Spence, la estrategia comercial de la compa√Ī√≠a gira alrededor de los FPGAs para combatir el consumo de energ√≠a de los sistemas electr√≥nicos.

Se√Īal√≥ que las soluciones encontradas en distintas arquitecturas en la actualidad, a√Īaden procesadores de se√Īales digitales (DSPs) y se sirven de interesantes interfaces de se√Īales mixtas que parecen estar sujetas como parte de la estructura l√≥gica de los FPGAs.

El anuncio sobre la apertura de propiedad intelectual de Innvolt fue realizado por directivos de la firma durante la celebración de un congreso industrial en la ciudad de Nueva York (EU) entre los días 3 al 7 de octubre del presente.

En este evento se dio a conocer la liberación de licencias especializadas introduciendo primariamente sus soluciones al campo de medios de comunicación y telecomunicaciones para la administración de energía.

De la misma manera se indica que debido al hardware que compone las soluciones tecnol√≥gicas de Innvolt, las estrategias estar√°n dirigidas en un principio a las compa√Ī√≠as OEMs y para aquellos proveedores de componentes, y posteriormente ellos mismos ser√°n los responsables de continuar con la divulgaci√≥n tecnol√≥gica del funcionamiento de dichas soluciones implementadas con FPGAs para la administraci√≥n de energ√≠a hacia los integradores de sistemas, proveedores de servicios e incluso los propios clientes, para que est√©n informados de las mejor√≠as que los productos finales o los servicios que reciben se deben a una implementaci√≥n avanzada de tecnolog√≠a.

Entre los sectores a los que Innvolt dirigirá su objetivo comercial se encuentran los fabricantes de equipo médico y dispositivos para el cuidado de la salud en general, pues en base con las explicaciones de Spence muchos de los dispositivos médicos carecen de un adecuado sistema de corrección de voltaje, lo cual es peligroso al estar íntimamente ligados a la integridad de las personas, por lo cual un error o falla por mínimo que parezca puede derivar en graves resultados.

Pese a que no se dieron a conocer detalles específicos sobre el funcionamiento o la creación de las soluciones para ASICs y FPGAs con algoritmia en software, los directivos no descartaron proveer de notas técnicas de aplicación para la comunidad interesada en sus herramientas en su sitio de Internet.

Ante esta situación es importante reconocer que la propia industria ha comenzado a explotar los recursos de los arreglos de compuertas programables en campos, los cuales parecen ser vastas en términos de integración electrónica para elevar la eficiencia de los productos finales y reducir incluso el consumo de energía a través de una adecuada aplicación de algoritmia en sistemas embebidos.

Memorias elevan seguridad de FPGAs

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El fabricante Altera present√≥ un caso de estudio en el que una casa de dise√Īo electr√≥nico logr√≥ incrementar la seguridad de los chips FPGAs a partir de un dise√Īo basado en una novedosa t√©cnica con uso de memorias.

(ElectronicosOnline.com Magazine / Oswaldo Barajas)

El uso de memorias no sólo tiene como consigna el almacenamiento de datos en los sistemas de procesamiento, sino que ahora también se le ha identificado una función adicional: elevar la seguridad en los dispositivos FPGAs (Field Programmable Gate Array).

El fabricante de semiconductores y componentes l√≥gicos programables para la industria electr√≥nica, Altera Corporation present√≥ un caso de estudio en donde uno de sus clientes de nombre Dallas Semiconductor, utiliz√≥ un dispositivo FPGA para demostrar que los dispositivos de memoria promueven el incremento en la seguridad de los sistemas basados en compuertas l√≥gicas programables para evitar que √©stos sean clonados en sus valiosos dise√Īos.

En su art√≠culo t√©cnico (descargable desde Internet) Altera expone c√≥mo es que los dise√Īos con FPGAs son altamente vulnerables a ser objeto de robo en su propiedad intelectual por su dise√Īo, y esto lo hace endeble debido a su configuraci√≥n.

Por tales razones, el margen de posibilidades para que un dise√Īo completo de sistemas FPGAs sea clonado es altamente significativo y Altera adjudica esta fragilidad al hecho de que la extracci√≥n del IP del bitstream en el propio sistema es casi imposible.

Esta situaci√≥n ha promovido entre los fabricantes contemplar m√©todos sencillos y econ√≥micos para proteger la configuraci√≥n del bitstream encript√°ndolo. No obstante, este documento explica que para aquellos fabricantes que no optan por embeber la encriptaci√≥n del bitstream en sus dise√Īos les eleva considerablemente el costo de su dise√Īo debido a los requerimientos de programaci√≥n que el sistema demanda para la encriptaci√≥n de la llave en el FPGA durante su proceso de manufactura.

De esta manera, para las aplicaciones con volumen industrial o alto, el utilizar un chip adicional de seguridad representar√° un golpe duro en el presupuesto destinado en el anteproyecto financiero de su compa√Ī√≠a fabricante.

El presente art√≠culo t√©cnico provisto abiertamente por Altera provee una soluci√≥n para ayudar a los ingenieros desarrolladores a proteger sus dise√Īos FPGAs para evitar que √©stos sean clonados o bien violados parcial o completamente en su propiedad intelectual.

Asimismo se indica c√≥mo es que el uso de un sistema IFF (Identificador de Amigo o Enemigo) como elemento de seguridad en los dise√Īos deshabilita el dise√Īo dentro del FPGA hasta que el algoritmo de c√≥mputo se une o complementa tanto en el FPGA como en la memoria, de esta manera el dise√Īo prolonga su seguridad incluso si la configuraci√≥n del betastream est√° capturado. En esta soluci√≥n, el dispositivo de memoria se usa como un chip complementario de seguridad para el FPGA.

Implementación
En el concepto IFF o Identificador de Amigo o Enemigo se requiere un dispositivo complementario para calcular el algoritmo a ejecutar. En este caso se utilizó una memoria de la gama Dallas Semiconductor modelo DS28E01 que combina una EEPROM de 1024 bits con un sistema de seguridad con respuesta autenticada basado en el algoritmo ISO/IEC 10118-3 Secure Hash (SHA-1).

El DS39E01 es un dispositivo de interface al√°mbrico que necesita simplemente de 1 pin FPGA I/O. La memoria d seguridad necesitar√° una resistencia conectada en el pin I/O.

Para obtener la especificación eléctrica del DS28E01 para quienes opten por utilizar el mismo dispositivo, se sugiere contactar a la firma Dallas Semiconductor.

En la siguiente figura expuesta tambi√©n en el mismo documento se muestra el nivel superior del diagrama de bloques de un dise√Īo de referencia para seguridad en sistemas FPGAs utilizando el concepto IFF (Identificador de Amigo o Enemigo).

Para calcular el algoritmo, la memoria usa el modelo SHA-1 basado en una clave secreta almacenada en la memoria de seguridad, mientras se genera n√ļmero al azar desde el FPGA que servir√° como un √ļnico ID en la memoria de seguridad.

Cuando se trabaja sobre el concepto IFF que Altera propone para el incremento de seguridad de sistemas FPGAs, se requiere de un módulo SHA-A-1 IFF que esté configurado de tal manera que entienda lógicamente la complementación de la clave secreta en la memoria y sea capaz de calcular el algoritmo basado en el misma entrada del sistema SHA-1 de la memoria.

Una vez que el FPGA est√° configurado, el dise√Īo usuario no estar√° aun habilitado, pero el m√≥dulo SHA-1IFF s√≥lo permitir√° el dise√Īo usuario una vez que los c√°lculos tanto de la memoria como del FPGA se complementen.

Cuando el sistema completo se enciende y despu√©s que el FPGA es configurado y el dise√Īo embebido con el SHA-1 IFF, entonces el propio FPGA genera un n√ļmero al azar y lo env√≠a a la memoria de seguridad. El FPGA lee el mensaje-c√≥digo de autenticaci√≥n (MAC) de 160 bits calculado desde el DS28E01 y lo compara con el FPGA SHA-1 IFF. El bloque SHA-1 IFF permite al dise√Īo de usuario conocer si los resultados MAC concuerdan, y en caso de que no sea compatible o concuerde entonces procede a deshabilitarlo.

En esta figura se expresa el flujo de seguridad utilizando el concepto IFF.

Altera se√Īala que el dise√Īo de referencia suministra una opci√≥n adicional para los usuarios que programan el componente DS28E01 desde el FPGA. Esto permite que el FPGA env√≠e la clave secreta a la memoria de seguridad despu√©s de que el dispositivo de compuertas l√≥gicas reconfigurables sea ordenado para posteriormente ser utilizado durante su proceso de manufactura en un sitio seguro.

En cuanto a la programación masiva del dispositivo DS28E01, quienes opten por utilizar los componentes descritos en el documento técnico, pueden contactar directamente a Dallas Semiconductor para una atención mayormente personalizada.

En la siguiente y √ļltima imagen, se ilustra el dise√Īo de seguridad y su flujo para la programaci√≥n del DS28E01 v√≠a FPGA:

Una vez que el dise√Īo de usuario est√° habilitado, entonces el sistema SHA-1 IFF se apaga para reducir el consumo de energ√≠a. Los ingenieros pueden en esta fase conecta l√≥gicos externos para resetear el SHA-1 IFFpara volverlo a habilitar. Adem√°s, este m√≥dulo calcular√° y checar√° continuamente el algoritmo SHA-1 una vez que la se√Īal se incremente.

Elementos primordiales de este dise√Īo

Para trabajar con este dise√Īo, Altera propone el uso de tres componentes imprescindibles:

SHA-1

Este m√≥dulo calcula el algoritmo SHA-1 y ejecuta la autenticaci√≥n de seguridad. Este mismo bloque compara los resultados MAC que son recibidos de la memoria mediante una interface de un solo cable y habilita al dise√Īo de usuario s√≥lo cuando los resultados de los c√°lculos concuerdan con el c√°lculo del SHA-1 de la memoria.

Generador de n√ļmero al azar

El RNG (Random Number Generator) est√° encargado de crear un n√ļmero patr√≥n para el m√≥dulo SHA-1 cuando la se√Īal de reajuste es colocada en este m√≥dulo. El dise√Īo de referencia SHA-1 IFF utiliza un bloque RNG de 8 bits y tiene la capacidad de crear datos al azar de 40 bits para calcular el algoritmo.

Interface de un cable

Este m√≥dulo permite la transferencia de datos entre el dise√Īo de referencia y la memoria de seguridad.

Cabe se√Īalar que el Fmax para la frecuencia de reloj del SHA-1 IFF es 100 MHz o menos. El ingeniero debe ingresar la frecuencia del SHA-1 al dise√Īo de referencia para asegurar que los datos sean transmitidos y recibidos entre el FPGA y la memoria de seguridad de una forma correcta.

Con esta informaci√≥n, Altera ofrece un modelo tradicional en la conformaci√≥n de un dise√Īo √≥ptimo para blindar los dise√Īos basados en FPGAs de una manera apropiada y mayormente segura contra clonaciones y reproducciones il√≠citas de propiedad intelectual.

Si desea descargar el documento completo en donde además se refiere información adicional sobre los distintos elementos integradores de este concepto, puede ingresar al sitio de Internet de Alter Corporation haciendo clic aquí.

Convierten formatos de pixeles con Cyclone III FPGA

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La transformaci√≥n del Mosaico de pixeles Bayer basado en CMOS a pixeles RGB puede ser logrado mediante el uso de soluciones de bajo costo como el Cyclone III FPGA de la compa√Ī√≠a Altera.


(ElectronicosOnline.com Magazine / Oswaldo Barajas)

Los modernos sensores de imagen desarrollados con tecnolog√≠a CMOS (Semiconductores de √ďxido-Metal Complementario) son tradicionalmente alineados bajo un mosaico del tipo Bayer, y es cuidadosamente manufacturado para llevar a cabo estructuras base de vanguardistas displays aptos para una mejor calidad en la reproducci√≥n de im√°genes.

Lo cierto es que el mosaico Bayer de pixeles tiene sus bemoles al momento de hacer uso de éste para la integración en dispositivos electrónicos de entretenimiento, pues no es compatible para con todas las galerías de circuitos integrados de los fabricantes de equipo original (OEM).

Altera_CycloneIII_FPGA

Dentro de las tendencias en este sector, los pixeles RGB son la √ļltima alternativa utilizada por algunos fabricantes de aparatos, por lo que ya es necesaria una herramienta que permita la transformaci√≥n de pixeles Bayer a RGB.

Precisamente la solución la dio a conocer el fabricante de dispositivos microcontroladores y dispositivos semiconductores varios Altera Inc., quien presentó una manera asequible y económica de convertir los patrones de pixeles en mosaico Bayer a pixeles RGB mediante el uso de su gama de chips Cyclone III FPGA.

Altera_CycloneIII_FPGA

El funcionamiento de este método comienza con un escaneo de información de los datos de la imagen de izquierda a derecha y de arriba abajo, y en cada pixel escaneado se halla un elemento de color monocromático, rojo, verde o azul. Esta característica es relativa a la función de la óptica humana para la identificación de tantos colores en verde, rojo o azul.

Es por lo anterior un ajuste necesario en el formato de pixeles que solo el RGB permite la facilidad de este procesamiento de imágenes en la óptica humana y lo cual deben poseer sino todos, la mayoría de los dispositivos que quieren pasar de modernos a vanguardistas en el campo de la imagenología para el entretenimiento multimedia.

Una de las compa√Ī√≠as que ha encontrado la facilidad para transformar los pixeles Bayer a RGB a trav√©s del uso del chip Cyclone III es Orchid Technologies, compa√Ī√≠a que en su sitio de Internet, destap√≥ la manera de llevarlo a cabo mediante un White paper o art√≠culo t√©cnico de aplicaci√≥n.

En este mismo documento se indica que un m√©todo com√ļn para convertir los datos Bayer a datos RGB el m√©todo de interpolaci√≥n bi-lineal, en el cual una matriz de 3 x 3 pixeles Bayer es combinada matem√°ticamente a un pixel √ļnico con sus valores (rojo, verde y azul) separados en datos del componente.

Altera_CycloneIII_FPGA

Mosaico de Bayer para pixeles

Las matemáticas para la interpolación bi-lineal así como los algoritmos para otros métodos de conversión de imagen, puede ser hallado en la industria a manera de libros de texto especializados para la industria.

La decisión de Orchid para elegir una conversión de interpolación bi-lineal utilizando un chip Altera Cyclone III FPGA, radica principalmente por su economía, pues resulta más barata en esta aplicación por su perfil que valiéndose de otros dispositivos de la industria a los que se les tienen que integrar elementos o componentes adicionales para lograr los resultados de este chip.

Altera_CycloneIII_FPGA

El m√©todo de Orchid con el dispositivo FPGA empieza dividiendo la funci√≥n compleja en siete bloques individuales de construcci√≥n. Cabe mencionar que entre la arquitectura de cualquier dispositivo FPGA es la facilidad de reconfiguraci√≥n que tienen sus distintos bloques que la conforman, haci√©ndolos m√°s flexibles en el momento del dise√Īo y construcci√≥n de proyectos como esta clase de conversiones.

Altera_CycloneIII_FPGA

Pixeles RGB

Los bloques resultantes son: Formateador de Datos de Entrada, Memoria de Datos de Imagen en Línea, Calculadora Matriz Bayer, Formateador de Datos de Salida, PLL Clocking, Control y Generador de Patrones Construido en Pruebas.

Para llevar a cabo la prueba para cada subsistema Orchid eligió también otro dispositivo de Altera, el Quartus II.

‚ÄúTrabajando con la plataforma de desarrollo Quartus II de Altera Corporation, nosotros implementamos y probamos cada subsistema. Nuestro objetivo fue desarrollar un sistema de conversi√≥n amplio de 10 bits que preservara el ancho de datos durante todo el proceso‚ÄĚ, menciona textualmente el caso de estudio de Orchid. ‚ÄúLa preservaci√≥n de la profundidad del color y la resoluci√≥n fueron espec√≠ficamente necesarios para nuestra aplicaci√≥n. Como resultado muchos imaginadores comerciales de bajo costo proveer√°n datos de RGB 525, datos YUV 4:2:2 o alguna salida truncada de color profundo. Nuestra √ļnica propuesta de conversi√≥n fue¬† un ancho color√≠metro de 30 bits con 10 bits por pixel de color. Nuestra soluci√≥n fue dise√Īada para un ancho lineal m√°ximo de 1024 pixeles a un m√°ximo de 27 MHz para entrada de pixeles‚ÄĚ, subraya el documento.

Entre los requerimientos para la implementación del Cyclone III en el esquema de conversión de Orchid, se encuentran 1 bloque PLL, 462 Celdas lógicas, 219 Registradores Lógicos, 81920 bits de memoria interna y 40 pines I/O. La implementación fue en un dispositivo EP3C5E144, mientras que la usabilidad de nuestro recurso fue por debajo del 10% para la utilización de los elementos lógicos y 20% para la utilización de la memoria en bits.

‚ÄúClaramente la abundancia de nuestros recursos permanecen para la implementaci√≥n de otras caracter√≠sticas de sistemas complejos. Nuestro procesador de imagen fue sencillamente integrado al dispositivo Cyclone III‚ÄĚ, refiere el informe.

Es importante resaltar que esta implementaci√≥n no ha sido la √ļnica que Orchid Technologies ha llevado a cabo haciendo uso de dispositivos de Altera, pues anteriormente se ha registrado una variedad interesante de aplicaciones los cuales han requerido de una robusta etapa de prueba y verificaci√≥n antes de ser lanzados al mercado como un producto integrado final.

Para mayor información sobre Orchid Technologies puede dirigirse a la página de Internet en http://www.orchid-tech.com/

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